方案预案 4路e1反向复用fpga设计方案全套.doc

4路E1反向复用FPGA设计方案 目 录1 4路E1反向复用FPGA设计方案 5 1 系统工作特点 5 2 检测和建链、拆链 5 2.1 寄存器定义 5 2.2 检测和建链过程： 7 2.3 拆链、重新建链和带宽自动调整 10 2.4 信令定义 11 2.5 复帧和宏帧 12 2.5.1 复帧的收发与同步 12 2.5.2 宏帧的收发与同步 13 3 发送模块和接受模块工作流程 15 4 系统组成功能框图 20 5 CPU接口 21 5.1 功能 21 5.2 寄存器 21 5.2.1 配置寄存器(REG_CONFIG) 22 5.2.2 状态寄存器 23 5.3 CPU模块功能框图 30 5.4 CPU接口工作特点 31 5.4.1 CPU中断响应 31 5.4.2 CPU对芯片复位 31 6 各模块接口信号 32 6.1 IM发送模块接口信号 32 6.2 信令插入和4E1成帧模块接口信号 34 6.3 HDB3编码模块接口信号 36 6.4 E1环回处理模块接口信号 37 6.5 HDB3解码模块接口信号 38 6.6 4E1解帧和信令提起模块接口信号 39 6.7 IM接受模块接口信号 41 6.8 系统控制模块接口信号 46 6.9 发送状态机接口信号 48 6.10 接受状态机接口信号 49 6.11 时钟模块接口信号 51 6.12 CPU接口模块接口信号 52 6.13 主要寄存器 53 目 录 4路E1反向复用FPGA设计方案 6 1 系统工作特点 6 2 检测和建链、拆链 6 2.1 寄存器定义 6 2.2 检测和建链过程： 8 2.3 拆链、重新建链和带宽自动调整 12 2.4 信令定义 12 2.5 复帧和宏帧 14 2.5.1 复帧的收发与同步 14 2.5.2 宏帧的收发与同步 15 3 发送模块和接受模块工作流程 17 4 系统组成功能框图 22 5 CPU接口 23 5.1 功能 23 5.2 寄存器 23 5.2.1 配置寄存器(REG_CONFIG) 24 5.2.2 状态寄存器 25 5.3 CPU模块功能框图 32 5.4 CPU接口工作特点 33 5.4.1 CPU中断响应 33 5.4.2 CPU对芯片复位 33 6 各模块接口信号 34 6.1 IM发送模块接口信号 34 6.2 信令插入和4E1成帧模块接口信号 36 6.3 HDB3编码模块接口信号 38 6.4 E1环回处理模块接口信号 39 6.5 HDB3解码模块接口信号 40 6.6 4E1解帧和信令提起模块接口信号 41 6.7 IM接受模块接口信号 43 6.8 系统控制模块接口信号 48 6.9 发送状态机接口信号 50 6.10 接受状态机接口信号 52 6.11 时钟模块接口信号 54 6.12 CPU接口模块接口信号 55 6.13 主要寄存器 56  4路E1反向复用FPGA设计方案 1 系统工作特点 发送和接受方向同时工作，本地和远端是对称的,可以实现全双工透明传输；编码器接发送模块接口，解码器接接受模块接口，余下的接口不用，其中发送模块接口数据线接上拉电阻。上电后系统自动进行检测，只要远端也上电且E1传输链路工作正常，则经过一段时间的检测和初始化后本地和远端自动建立链路，系统进入传输状态，不管外界是否提供数据给发送模块接口，系统照样处于透明传输状态，一旦有数据，自动传输。 2 检测和建链、拆链 2.1 寄存器定义 发送方向：发送奇帧TS16寄存器 TS16_O_T：存放本地发送E1状态号（1路）和对端发送E1的可用状态（4路，由本地接受模块检测出来）； 发送偶帧TS16寄存器 TS16_E_T：存放本地接受E1的通断状态（4路，由本地接受模块检测出来）； 接受方向：接受奇帧TS16寄存器 TS16_O_R：存放对端发送E1状态号（1路）和本地发送E1的可用状态（4路，由对端接受模块检测出来）； 接受偶帧TS16寄存器 TS16_E_R：存放本地发送E1通断状态（4路，由对端接受模块检测出来）； 上述寄存器每2帧更新一次； 接受数据寄存器DATA _R，存放接受数据流一个时隙的数据； 发送数据寄存器DATA _T，存放发送数据流一个时隙的数据； 以接受模块为主导，使发送模块和接受模块的状态同步，本地和远端的状态同步，4路E1的状态同步。 信道检测由接受模块完成，发送模块配合发送测试码。 接受模块的功能：检测发送方向、接受方向的信道连通状态、超时状态。 方法：检测和抽出TS16的信令进行分析。 接受模块检测到本地接受E1的信道状态后，先进行本地配