VerilogHDL硬件描述-3讲解.ppt

Verilog HDL硬件描述语言Hardware Description Language(HDL);if_else语句 ;if_else语句;if_else语句;if_else语句;if_else语句;从if语句推导出锁存器;从if语句推导出锁存器;从if语句推导出锁存器;If/else优先级编码;case语句;case语句;case语句;case语句;case语句;case语句;casez语句;casex语句;case语句时生成锁存器的例子;case语句时生成锁存器的例子;case语句时生成锁存器的例子;输出信号为复数时，针对每一个条件应将输出写全;Always @ (A) begin DATA1 = 1’bx; DATA1= 1’bx; DATA2= 1’bx; case (A) 3’b000 : begin DATA1 = 1’b1; DATA2= 1’b0; end 3’b001 : begin DATA1 = 1’b0; DATA3= 1’b1; end 3’b010 : begin DATA1 = 1’b0; DATA2= 1’b1; end 3’b101 : begin DATA1 = 1’b1; end default : begin DATA1 = 1’b1; DATA1= 1’b1; DATA2= 1’b0; end;Case分支的全列举;使用综合指令：full_case;并行Case分支;使用综合指令：parallel_case;function语句的使用格式如下：;函数的定义蕴含声明了与函数同名的、函数内部的变量。 如在函数的声明语句中范围为缺省,则这个变量是一位的，否则是与函数定义中范围一致的变量。 定义函数时至少要有一个输入参量。 在函数的定义中必须有一条赋值语句给函数中的一个内部变量赋以函数的结果值，该内部变量具有和函数名相同的名字：函数返回值被赋予函数同名的内部变量。;函数（function);简单组合逻辑电路---连续赋值语句：assign + 运算符;module 41sel( in, sel, out );input [3:0] in;input [1:0] sel;output　 out;function select;input [3:0] a;input [1:0] b;　case( b)　　2’h0 : select = a[0];　　2’h1 : select = a[1];　　2’h2 : select =a[2];　　2’h3 : select = a[3];　　endcase　endfunction　assign out = select( in, sel ); // function select调用endmodule ;电路;电路;循环语句 ;forever语句;repeat语句 ;while语句;for语句 ;for语句;for语句;always语句格式如下： always 时序控制 语句 always语句是重复执行的，只有和一定的时序控制结合在一起才有用。 如果一个always语句没有时序控制，则这个always语句将会生成一个仿真死锁。 always areg = ~areg; 此语句将在0时刻无限循环，形成仿真死锁。;两种时序控制方式;事件控制;always语句; always语句小结;always @ (posedge 信号 or negedge 信号) 赋值描述 ?????? ;例子: 异步复位24进制计数器; 各种时序电路描述举例;module updown_cnt( ck, down, q, rn );input ck, rn, down;output　[3:0] q;reg　 　[3:0] q;always @( posedge ck or negedge rn ) begin　if( !rn )　　q = 3h0;　else if( down )　　q = q - 4h1;　else　　q = q + 4h1;　endendmodule