n阱cmos工艺解答.ppt

N阱CMOS芯片的设计;任务：n阱CMOS芯片制作工艺设计;一、MOS管的器件特性参数设计计算;;;1、衬底选择 条件：电阻率50Ω?cm 晶向100 选择衬底其最重要的一个电学性能参数是阈值电压，而阈值电压与半导体表面态（界面态）的密度有极大的关系，所以这里重点需要考虑的问题是如何减小半导体的表面态（界面态）密度。为此，首先就要合理选取衬底片的晶向，以保证半导体的起始表面态（界面态）密度最小，这才能很好地控制器件的阈值电压。 对Si晶体，由于其(100)晶面的原子面密度较小，则相应的表面态密度也较小，所以MOSFET器件及其IC都毫无例外地采用了(100)晶面的衬底片。;2、初始氧化 为N阱形成提供掩蔽 ;3、一次光刻 为P+提供扩散窗口;4、一次离子注入 形成N阱，R□=690Ω/□ ;5、一次扩散（退火推进） 目的：达到N阱所需深度 条件：结深5μm 有限表面源扩散 950℃，2.5h ;7、氮化硅薄膜淀积 作为光刻有源区的掩蔽膜 厚度1000? ，LPCVD，700℃，16.7min;8、二次光刻 为磷扩散提供窗口 电子束曝光 正胶;10、三次光刻 除去P阱中有源区的氮化硅和二氧化硅层 电子束曝光，正胶;11、二次离子注入 调整阈值电压，注入B离子;13、多晶硅淀积 淀积多晶硅层，厚度5000 ? 低压化学气相淀积（LPCVD），630°C，100Pa，33.3min;14、四次光刻 形成NMOS多晶硅栅，并刻出NMOS有源区的扩散窗口 电子束曝光，正胶;15、三次离子注入 形成NMOS有源区表面浓度1×1020cm-3，结深0.3μm注入P离子E=40kev~80kev，Q0=8.15×1016cm-2;16、五次光刻 形成PMOS多晶硅栅，并刻出PMOS有源区的扩散窗口 电子束曝光，正胶;17、四次离子注入 形成PMOS有源区表面浓度1×1020cm-3，结深0.3μm注入B离子E=25kev~45kev，Q0=2.21×1017cm-2;18、淀积磷硅玻璃 目的：保护 LPCVD T=600℃，t=10min;19、六次光刻 刻金属化接触孔 电子束曝光，正胶;20、蒸铝，刻铝 淀积Al-Si合金，并形成集成电路的最后互连 方法：溅射 21、钝化层 目的：保护 方法：淀积 22、八次光刻 刻压焊孔掩膜版，负胶;;四、薄膜加工工艺参数计算：;2、多晶硅栅层 【结构要求】多晶硅栅厚度为4000 ~5000 ? 选择淀积：5000 ? 制备条件：低压化学气相淀积（LPCVD），630°C，30??250Pa，经验淀积速度150?/min 计算：x/v=5000?/(150?/min)=33.33min 即淀积时间为33.33min。 ;3、栅氧化层 根据三种氧化的实际考虑，选择干氧氧化，其掩蔽性好，结构致密。 【结构要求】栅氧化层厚度为400 ? 制备条件：干氧，1200°C，常压，晶向111;4、氮化硅膜层 【结构要求】氮化硅膜厚约为1000 ? 制备条件：LPCVD，温度700℃，氢气流量5L/min，硅烷流量3mL/min,氨气流量100ml/min,在30—250Pa时，经验淀积速率为6nm/min 所以，淀积时间=1000 ? /（60 ? /min）=16.7min APCVD方法的不足在于沉积速率低，薄膜污染严重。当工作压力从105Pa降到70到130Pa时，扩散系数增大了约1000倍。低压下，气体分子在运输过程中碰撞几率减小，即在空间生成污染物的可能性小，减小了薄膜受污染的可能性。;5、垫氧化层 【结构要求】垫氧化层厚度约为600 ? 制备条件：干氧，1200°C，常压，晶向（111） 求得t=6.38min.符合工业生产实际。;6、掩蔽膜有效性 对于CMOS器件： 最小掩蔽公式：1200℃ ，Dox=2×10-14cm2/s，退火推进时间为2.5h ; xo=1.178μm＞1.154μm，掩蔽膜符合要求。