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FPGA编码风格之串行并行资源
串行比较和并行比较问题这个问题的背景是目前我们的设计中含有大量的crc计算校验的功能，走查代码发现，很多模块在处理CRC校验上做的很简单粗暴，导致了很多资源的不必要浪费，下面这段代码就是一个抽象的比较过程，涉及3种当前代码中的实现方式，这里分析如下：简单粗暴的比较方式代码，RTL和资源占用如下：always@(posedge I_125m_clk or negedge I_rst)begin if(!I_rst) begin S_data_buf = 32d0 ; end else begin if(I_en) begin S_data_buf = {S_data_buf[23:0],I_data}; end else begin S_data_buf = S_data_buf ; end endendalways@(posedge I_125m_clk or negedge I_rst)begin if(!I_rst) begin S_en_buf = 1b0 ; end else begin S_en_buf = I_en ; endendalways@(posedge I_125m_clk or negedge I_rst)begin if(!I_rst) begin O_flag = 1b0 ; end else begin if(!I_en S_en_buf) begin if(S_data_buf != I_crc) begin O_flag = 1b1 ; end else begin O_flag = 1b0 ; end end else begin O_flag = O_flag ; end endend资源占用情况：改进方式1always@(posedge I_125m_clk or negedge I_rst)begin if(!I_rst) begin S_cnt = 2d0 ; end else begin if(I_en) begin S_cnt = S_cnt + 1b1 ; end else begin S_cnt = 2d0 ; end endendalways@(posedge I_125m_clk or negedge I_rst)begin if(!I_rst) begin O_flag = 1b0 ; end else begin case(S_cnt) 2b00: begin if(I_data != I_crc[31:24]) begin O_flag = 1b1 ; end else begin O_flag = 1b0 ; end end 2b01: begin if(I_data != I_crc[23:16]) begin O_flag = 1b1 ; end else begin O_flag = O_flag ; end end 2b10: begin if(I_data != I_crc[15:8]) begin O_flag = 1b1 ; end e
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