ch7序向逻辑和正反器设计.ppt

T型正反器與除頻電路設計 * Clock Q 0 Q 1 Q 2 Count 0 7 6 5 4 3 2 1 0 T Q Q Clock T Q Q T Q Q 1 Q 0 Q 1 Q 2 T型正反器與除頻電路設計 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ? ENTITY div is PORT( CLK : IN STD_LOGIC; Q : OUT STD_LOGIC ); END div; ? ARCHITECTURE a OF div IS signal Q0,Q1,Q2:STD_LOGIC; BEGIN PROCESS (CLK,Q0,Q1) begin if CLKevent AND CLK=1 then Q0=not Q0; end if; if Q0event AND Q0=1 then Q1=not Q1; end if; if Q1event AND Q1=1 then Q2=not Q2; end if; END PROCESS; Q=Q2; END a; * 序向邏輯與正反器設計 第七章 儒林圖書公司 TB061 VHDL數位電路設計實務教本 使用Quartus II * 標記名稱:Process （Sensitivity List） begin Process主體敘述 End Process 標記名稱; If (條件1) Then 指令敘述; Elsif (條件2) Then 指令敘述; ： Else 指令敘述; End If; If_Then_Else 比較指令 Process 敘述 if_then_else敘述 -D型正反器 * CLK D Q(t+1) 0 X Q(t) 1 X Q(t) ↑ 1 1 ↑ 0 0 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ? ENTITY dff_v is PORT( CLK,D : IN STD_LOGIC; Q : OUT STD_LOGIC ); END dff_v; ? ARCHITECTURE a OF dff_v IS BEGIN PROCESS (CLK) BEGIN IF CLKevent AND CLK=1 THEN Q = D; END IF; END PROCESS; END a; clk event * A B C library IEEE; use IEEE.std_logic_1164.all; ? entity AND2_vhdl is port ( X : in STD_LOGIC; C : out STD_LOGIC ); end AND2_vhdl; ? architecture a of AND2_vhdl is begin process (X) begin if X=“11” then C=‘1; elsif C= 0; end if ; end process; end a; -- define the process section -- the sensitivity list * 輸入 輸出 x y carry sum 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 library IEEE; use IEEE.std_logic_1164.all; ? entity halfadd_vhdl is port ( x,y : in STD_LOGIC; sum,carry: out STD_LOGIC ); end halfadd_vhdl; ? architecture a of halfadd_vhdl is begin process (x, y) begin if (x = 0) and (y = 0) then carry = 0; sum = 0; elsif (x = 0) and (y = 1) then carry = 0; sum = 1; elsif (x