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EDA3.5分频设计EA3.5分频设计
10机械电子工程专业《EDA电路设计》课程结课论文
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程序输入方法设计一个3.5分频电路
班级 xxxxx 姓名 xxxx 学号 xxxxxxxxx
内容提要:
当系统中有两个或两个以上非同源时钟的时候,数据的建立和保持很难得到保证,我们将面临着复杂的时间问题,最好的办法就是将所有非同源时钟同步化。
在一个系统中我们经常要使用不同的频率去驱动不同的器件,为了保证时序的一致性,便于器件的输出数据的统一处理,我们通常采用一个全局时钟,然后通过分频电路得到预定的频率。其中半分频器就是最常见的分频器之一。这次课程设计就是利用Quartus II软件使用VHDL语言设计一个半分频器就是用于转换时钟源,得到用户需要频率。
关键词:Quartus II VHDL 3.5分频器
问题分析
当系统中有两个或以上非同源时钟的时候,数据的建立和保持很难得到保证,我们将面临着复杂的时间问题,最好的办法就是将所有非同源时钟同步化。在一个系统中我们经常要使用不同的频率去驱动不同的器件,为了保证时序的一致性我们通常采用一个全局时钟,通过分频电路得到预定的频率。半分频器就是用于转换时钟源,得到用户需要频率的器件。
在数字系统设计中,分频器是一种基本电路。分频器的实现非常简单,可采用标准计数器,也可以也可以采用可编程逻辑器件来实现一个整数分频器。分频器通常是对给定的频率进行分频,得到所需要的频率。
例如有一个7MHz的时钟源,但电路中要产生一个2MHz的时钟信号,由于分频比为3.5。用于实现7MHz的变为2MHz的分频器就是半分频器。
设计原理
设有一个7MHz的时钟源,但电路中要产生一个2MHz的时钟信号,由于分频比为3.5,因此整数分频器将不能胜任。
采用可编程逻辑器件实现分频系数为3.5的分频器,可采用以下方法:设计一个模4的计数器,再设计一个扣除脉冲电路,加在模4计数器输出之后,每来两个脉冲就扣除一个脉冲,实际上是使被扣除的脉冲变成很窄的脉冲,可由异或门实现,就可以得到分频系数为3.5的小数分频器。
采用类似方法,可以设计分频系数为任意半整数的分频器。当分频系数为N—0.5(N为整数),可控制扣除脉冲的时间是输出为一个稳定的脉冲频率,而不是一次N分频,一次N-1分频。原理流程图如下图所示:
程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div_half is
port (
inclk: in std_logic; --时钟源
preset: in std_logic_vector(4 DOWNTO 0); --预置分频值N
outclk1: out std_logic;
outclk2: buffer std_logic --输出时钟
);
end div_half;
architecture one of div_half is
signal clk, divide2: std_logic;
signal count:std_logic_vector(4 DOWNTO 0);
begin
clk = inclk xor divide2 --inclk与divide2异或后作为模N计数器的时钟
outclk1 = inclk; --outclk1和inclk同步
process(clk)
begin
if(clkevent and clk=1) then
if(count=0000) then
count=preset-1; --置整数分频值N
outclk2=1;
else
count=count-1; --模N计数器减法计数
outclk2=0;
end if;
end if;
end process;
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