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十二进制计数器的设计与显示
EDA 第五次实验 姓名:杨星 学号:1081000205
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实验五 十二进制计数器的设计与显示
一、实验前的准备
1、该实验不使用七个模块组各个功能单元,所以三个拨码开关处于“111”即
MODEL_SEL1-3 拨下处于“ON”状态时,使用实验仪上的固定连接。
2、拨码开关MODEL_SEL5-8 全置于“ON ”状态,即MODEL_SEL5-8 拨下处于“ON ”
状态时通过USB BLASTER 接口下载。
3、MODEL_SEL4 的状态可以处于任何状态。
二、实验目的
1、掌握简单计数器的设计方法。
2、了解分频电路的原理和设计方法。
3、学习在QUARTUS II 中使用VHDL 设计功能模块,并将所生成的功能模块转换成
QUARTUS II 原理图的符号库,以便在使用原理图时调用该库。
三、实验内容
设计十二进制计数器,把计数结果显示在独立共阳LED 数码管上。
四、实验步骤
1.编写底层VHDL
1)分频电路
平台只提供频率为 50MHZ的脉冲,需要进行分频,否则数字跳变太快,需进行分频,使数字一秒增加一次,要进的分频 。
文本如下:1命名为:dividef 。
2由VHDL程序代码创建模块:在当前VHDL打开时,创建模快
file→create/_update→create symbol files for current file
2)共阴七段译码显示驱动
这次使用的译码显示屏没有七段译码器,需自己设计。
以下为文本: 也要转化为元件 命名为:seg7
2)12 进制计数器
用于计数功能,使数据根据脉冲的上升沿,实现自动计数功能。
命名为:CNT12 也要转化成元件
2.编写顶层图文件(Block Diagram File/Schematic File)
1)调用已编辑好的元件
2)进行管脚编辑
3.对CNT12模块进行仿真
因为顶层文件为对50MHz的脉冲进行的分频,而实际仿真时输入的脉冲信号可根据自己设定,不需进行分频,同时seg7译码也不需,因为仿真没有连接硬件,所以对CNT12模块进行仿真。
仿真结果:
4.对顶层文件进行编译,图如下:
5.编辑引脚
6. 编程下载进行硬件测试,注意:在下载前,编译引脚后,要重新编译一遍顶层文件。
五、试验分析
注意:
三态的设置,与软件无关,只与硬件的下载有关,如果下载不成功,应先检查这个是否设置。
2)如果要用试验四的显示管,就需将顶层文件的seg7模块删除,反相器删除,因为试验四所用显示管内部装有7段译码器和反相器。
附:引脚编辑分配:
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