4FPGA中verilog时序逻辑电路的设计.ppt

第4章 时序逻辑电路设计;1.时序电路的基本概念;1模型;1建立和保持时间;1.同步电路设计规则;标准同步电路;2 D触发器;上升沿触发的触发器;带异步复位、上升沿触发的触发器;带异步复位和置位、上升沿触发的触发器;带异步复位和时钟使然、上升沿触发的触发器;带同步复位、上升沿触发的触发器;移位寄存器; 串入串出移位寄存器;串行输入串行输出移位寄存器; 串入并出shift register;串行输入并行输出移位寄存器; 并入串出shift register;并行输入串行输出移位寄存器; 计数器设计;计数器;计数器设计代码;Verilog HDL参考设计（1）;module cnt (clk,cnt); input clk; output [2:0] cnt; reg [2:0] cnt; reg [2:0] next_cnt; always@(cnt ) begin case(cnt) 3’h0:next_cnt=3’h1; 3’h1:next_cnt=3’h2; 3’h2:next_cnt=3’h3; 3’h3:next_cnt=3’h4; 3’h4:next_cnt=3’h5; 3’h5:next_cnt=3’h6; 3’h6:next_cnt=3’h7; 3’h7:next_cnt=3’h0; default:next_cnt=3’b000; endcase end always@(posedge clk ) cnt=next_cnt; endmodule ; 问题思考; 项目设计1;二、说明 计数器是数字电路系统中最基本的功能模块之一。设计十进制、六进制和100进制计数器，要求计数器有计数允许和复位输入及进位输出功能。计数时钟可以用1Hz信号，用LED显示计数值。 本设计要求用仿真和测试两种手段来验证计数器的功能。实验时，可以通过修改十进制计数器的设计得到六进制、100进制计数器。 ;三、设计要求 (1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制计数器搭建电路，请画出设计连接图，并完成设计编码和验证。 ;分频器设计;分频器设计; 用VerilogHDL语言完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可 。 ;2的整数次幂的分频器; 电路的功能仿真波形; 6分频电路设计与实现 对于分频倍数不是 2 的整数次幂的情况，我们只需要对源代码中的计数器进行一下计数控制就可以了，如下面用VHDL设计一个对时钟信号进行 6 分频的分频器 ; 电路的仿真波形图; 在进行硬件设计的时候，往往要求得到一个占空比不是 1:1 的分频信号，这时仍采用计数器的方法来产生占空比不是 1:1 的分频信号。下面源代码描述的是这样一个分频器：将输入的时钟信号进行 16 分频，分频信号的占空比为 1:15 ，也就是说，其中高电位的脉冲宽度为输入时钟信号的一个周期。 ;占空比为1:15的分频电路设计 ; 电路仿真波形图;偶分频电路设计