“通信集成电路的设计”第02章节[A].pptVIP

2.3 S型时分接线器;2.3.1 S型接线器的基本组成 S型接线器由m×n交叉点矩阵和控制存储器组成。在每条入线i和出线j之间都有一个交叉点Kij，当某个交叉点在控制存储器控制下接通时，相应的入线即可与相应的出线相连，但必须建立在一定时隙的基础上。 ;2.3.2 S型接线器的工作原理 根据控制存储器是控制输出线上交叉接点闭合还是控制输入线上交叉接点的闭合，可分为输出控制方式和输入控制方式两种。 一、输出控制方式 图2.13所示为8×8 S型时分接线器的组成方框图。;二、输入控制方式 输入控制方式的S型时分接线器，每条输入线上都配有一个控制存储器，控制该输入线与输出线的所有交叉接点。 ;电路设计;电路的总体;module mux( hw0,hw1,hw2,hw3,hw4,hw5,hw6,hw7, out0,out1,out2,out3,out4,out5,out6,out7, sel0, sel1, sel2, sel3, sel4, sel5, sel6, sel7); output [7:0] out0,out1,out2,out3,out4,out5,out6,out7; input [7:0] hw0,hw1,hw2,hw3,hw4,hw5,hw6,hw7; input [2:0] sel0, sel1, sel2, sel3, sel4, sel5, sel6, sel7; reg [7:0] out0,out1,out2,out3,out4,out5,out6,out7; always @(hw0 or hw1 or hw2 or hw3 or hw4 or hw5 or hw6 or hw7 or sel0) begin case(sel) 3’b000: out1=hw0; 3’b001: out1=hw1; 3’b010: out1=hw2; 3’b011: out1=hw3; 3’b100: out1=hw4; 3’b101: out1=hw5; 3’b110: out1=hw6; 3’b111: out1=hw7; endcase end ……………………………………… endmodule;module c_ram ( wr_clk,wr_en,wr_addr,data_in, rd_clk,rd_en,rd_addr,data_out ); input wr_clk,wr_en,rd_clk,rd_en; input [23:0] data_in; input [4:0] wr_addr,rd_addr; output [23:0] data_out; reg [7:0] data_out; reg [23:0] mem [31:0]; always @(posedge wr_clk) if(wr_en) mem[wr_addr] = data_in; always @(posedge rd_clk) if(rd_en) data_out = mem[rd_addr]; ?endmodule ;时钟电路;32个时隙计数器;每个时隙的8位计数器;16个复帧计数器;CPU接口电路？？？---修改;//------------------------------------------- module sel_int(MBEB,CSB,RDB,WRB,wr,rd); input MBEB,CSB,RDB,WRB; output wr,rd; wire rd1,rd2,wr1,wr2,E,RWB; reg wr,rd; assign E=RDB, RWB=WRB; assign rd1=~(CSB|RDB); assign rd2=(~CSB)ERWB; assign wr1=CSB|WRB; assign wr2=~((~CSB)E(~RWB)); always @ (MBEB or rd1 or rd2 or wr1 or wr2) begin if(MBEB) begin rd=rd1; wr=wr1; end else begin rd=rd2; wr=wr2; end end endmod