第4章VHDL语言应用基础2(描述语句).pptVIP

PART 4 The Basic Statements in VHDL Code ;1. IF Statement;1） IF expression THEN statement; END IF ;2. CASE Statement; 上述CASE语句中的条件表达式可以有如下4种不同的表示形式：;使用CASE语句时应注意: 条件句的选择值应在表达式的取值范围内. 除非所有条件句中的选择值能完全覆盖case语句中表达式的取值,否则最后一个条件句中的选择必须用“others”表示. case语句中每一条件句的选择值只能出现一次,不能有相同选择值的条件语句出现. case语句执行中必须选中且只能选中所列条件语句中的一条.;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.;LIBRARY IEEE ;;ARCHITECTURE a1 or coder IS;About the Don’t Cares;IF 与 CASE比较;3. LOOP Statement;（4）NEXT语句：在LOOP语句中，用来跳出当前循环。其格式为： NEXT [循环标号] [WHEN条件]； （5）EXIT语句：用来结束LOOP语句的执行。其格式为： EXIT [循环标号] [WHEN条件]； ;利用LOOP语句可以简化同类顺序语句表达式.如: Signal a,b,c:std_logic_vector(1 to 3) …… For n IN 1 to 3 LOOP a(n）= b(n）AND c(n） END LOOP 等效于： a(1）= b(1）AND c(1） a(2）= b(2）AND c(2） a(3）= b(3）AND c(3）;即检验序列中“1”或者“0”是奇数还是偶数。;--a中有偶数个‘0’时，输出‘0’。; EX:试设计一个奇偶校验电路，要求输入一组7位的二进制数，当输入有偶数个“1”时输出“1”。; PROCESS(a) VARIABLE tmp: STD_LOGIC; BEGIN tmp:=‘1’; FOR i IN 0 TO 6 LOOP tmp:=tmp XOR a(i); END LOOP; y=tmp; END PROCESS; END rtl;;; 虽然FOR-LOOP语句和WHILE-LOOP语句都可以用来进行逻辑综合，但是一般都不太采用WHILE-LOOP语句来进行RTL描述。;Use NEXT statement: ; 当LOOP语句嵌套时，通常NEXT语句应标有“标号”和“WHEN条件”语句。如：;－－int_a小于等于0就跳出循环。;4．NULL Statement;并行语句与一般软件程序的最大区别就是在结构体中的执行都是同时进行的，既它们的执行顺序与语法的书写顺序无关。这种并行性是由硬件本身的并行性决定的，一旦电路接通电源，各部分就会按照事先设计好的方案同时工作。 并行语句主要有进程语句（PROCESS）、块语句（ BLOCK ）、并行信号赋值语句(concurrent signal assignment, conditional signal assignment, selective signal assignment )、生成语句（ GENERATE ）、元件例化语句(component instantiations)、断言语句(assert)。;1. Process statement;进程语句; 进程语句的格式如下： [标号:] PROCESS（敏感信号表） [说明语句]；---------定义一些局部变量 BEGIN [顺序语句]； END PROCESS [标号：] ；;4. Component Instantiations;（2）元件例化 ;接口格式有三种格式： 一、名字关联方式 即保留例化元件端口=〉部分，这时为例化元件端口名与连接实体端口名的关联方式，其在PORT MAP 中的位置可以是任意的。 二、位置关联方式 即省去例化元件端口=〉部分，在PORT MAP 中只列出当前系统中的连接实体端口名即可，但要求连接实体端口名的与例化元件端口定义中的端口名一一对应。 三、混合关联方式 即上述两种关联方式同时并存。;例4-13 元件例化设计4位