222VHDL的程序结构.ppt

第二章 VHDL的基本语法;本章学习内容;211 VHDL的程序结构;--eqcomp4 is a four bit equality comparator LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY eqcomp4 IS PORT(a,b:IN std_logic_vector(3 downto 0); equal:OUT std_logic); END eqcomp4; ARCHITECTURE dataflow OF eqcomp4 IS BEGIN equal=‘1’ when a=b else ‘0’; END dataflow;;多路选择器（二选一）电路 ;电路的仿真波形;211 VHDL的程序结构;212 VHDL的程序结构-实体;212 VHDL的程序结构-实体;212 VHDL的程序结构-实体;212 VHDL的程序结构-实体;212 VHDL的程序结构-实体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;213 VHDL的程序结构- 结构体;event_a;进程process不带敏感变量表，则进程中必须增加wait语句； wait语句在进程中与敏感信号一样作用；同步进程语句的执行； 进程的2种同步点(进程中信号发生变化的点) 显示的wait语句； 有敏感量表时，在end process;;213 VHDL的程序结构- 结构体;课后习题： 自学过程和函数的语法格式； 编写简单的利用过程或函数的VHDL程序；;214 VHDL的程序结构- 库;214 VHDL的程序结构- 库;214 VHDL的程序结构- 库;例： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY and1 IS ┆ END and1； ARCHITECTURE rtl OF and1 IS ┆ END rtl； CONFIGURATION s1 OF and1 IS ┆ END s1； LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY or1 IS ┆ ;215 VHDL的程序结构- 配置;215 VHDL的程序结构- 配置;215 VHDL的程序结构- 配置;215 VHDL的程序结构- 配置; LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY decode IS PORT (a,b,en:IN std_LOGIC; q0,q1,q2,q3:OUT std_LOGIC)； END decode； ARCHITECTURE structural OF decode IS COMPONENT inv PORT (a： IN std_LOGIC； b：OUT std_LOGIC)； END COMPONENT； COMPONENT and3 PORT (a1,a2,a3: IN std_LOGIC; o1:OUT std_LOGIC)； END COMPONENT；;22 VHDL的词法单元;22 VHDL的语法;222 VHDL的语法-数据类型;222 VHDL的程序结构-数据类型;222 VHDL的程序结构-数据类型;Boolean 端口的信号取值只可能是true或false 没有数值含义，不能进行数学运算，可进行关系运算 初始值为false INTERGER 编译器设定的整数位宽为32位； 整数为非矢量，不能单独对某位操作； signal count:integer range －128 to 128 --使用时约束范围 Unsigned signal A:unsigned (7 downto 0) --8位无符号整数,28-1~0 数值运算功能，以及与std_logic_vector相似的逻辑运算功能； REAL;222 VHDL的语法-数据类型;222 VHDL的语法-数据类型;222 VHDL的程序结构-数据类型;222