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VHDL程序设计及应用;VHDL的主要优点;VHDL语言;一个简单的例子;实体;端口说明的一般格式;四位全加器实体说明程序;结构体;结构体的一些说明;例：结构体的信号定义实例。 ARCHITECTURE rtl OF muj IS SIGNAL s1：BIT SIGNAL s2，s3：STD_LOGIC_VECTOR (0 TO 3); ┇ BEGIN ┇ END rtl； ;结构体构造图: ;八选一数据选择器; IN4 AFTER 10ns WHEN sel=4 ELSE IN5 AFTER 10ns WHEN sel=5 ELSE IN6 AFTER 10ns WHEN sel=6 ELSE IN7 AFTER 10ns sel=0 WHEN A=‘0’ AND B=‘0’ AND C=‘0’ ELSE 1 WHEN A=‘0’ AND B=‘0’ AND C=‘1’ ELSE 2 WHEN A=‘0’ AND B=‘1’ AND C=‘0’ ELSE 3 WHEN A=‘0’ AND B=‘0’ AND C=‘1’ ELSE 4 WHEN A=‘1’ AND B=‘0’ AND C=‘0’ ELSE 5 WHEN A=‘1’ AND B=‘0’ AND C=‘1’ ELSE 6 WHEN A=‘1’ AND B=‘1’ AND C=‘0’ ELSE 7; END behav; ;用行为描述法设计四位比较器;用数据流描述法设计四位比较器;用结构化描述法设计四位比较器;SIGNAL s: STD_LOGIC(0 TO 3); BEGIN u0: xnor2 PORT MAP(a(0), b(0), s(0)); u1: xnor2 PORT MAP(a(1), b(1), s(1)); u2: xnor2 PORT MAP(a(2), b(2), s(2)); u3: xnor2 PORT MAP(a(3), b(3), s(3)); u4: and4 PORT MAP(s(0), s(1), s(2), s(3), y); END structural; ;配置; 对于包含COMPONENT语句的结构体。可以使用如下配置形式：;加入了配置的四位比较器完整设计文件;ARCHITECTURE dataflow OF comp4 IS BEGIN y=‘1’ WHEN(a=b) ELSE ‘0’; END dataflow; ARCHITECTURE structural OF comp4 IS COMPONENT xnor2 PORT(in1,in2: IN STD_LOGIC; out: OUT STD_LOGIC); END COMPONENT; COMPONENT and4 PORT(in1,in2,in3,in4: IN STD_LOGIC; out: OUT STD_LOGIC); END COMPONENT; SIGNAL s: STD_LOGIC(0 TO 3); BEGIN u0: xnor2 PORT MAP(a(0), b(0), s(0)); u1: xnor2 PORT MAP(a(1), b(1), s(1)); ; u2: xnor2 PORT MAP(a(2), b(2), s(2)); u3: xnor2 PORT MAP(a(3), b(3), s(3)); u4: and4 PORT MAP(s(0), s(1), s(2), s(3), y); END structural; CONFIGURATION comp4_con OF comp4 IS FOR behavio END FOR; END comp4_con; ;二输入与门源代码：;程序包和库;库;VHDL的语言元素;一般的，在书写程序时，应将VHDL的保留字大写或黑体，设计者自己定义的字符小写，以使得程序便于阅读和检查。尽管VHDL仿真综合时不区分大小写，但一个优秀的硬件程序设计师应该养成良好的习惯。 例： 一些合法的标识符： S_MACHINE，present_state，sig3 不合法的标识符： present-state，3states，cons_,_now ;2.扩展标识符 扩展标识符的识别和书写有下面的规则： （1）用反斜