题目基于VHDL的占空比50%的7分频_001.doc

 PAGE 8 题目: 基于VHDL的占空比50%的7分频电路设计 姓 名： 学 号： 班 级: 指导教师： 成 绩： 摘要：在数字逻辑电路设计中，分频器是一种基本电路， 通常用来对某个给定频率的时钟进行分频， 得到所需的时钟。时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模 n计数器实现，即随驱动时钟跳变n 次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。 模 n计数器的进位脉冲的宽度一般与驱动时钟相同， 这对于边沿驱动的时序逻辑并不会带来什么问题。但是在某些需要使用电平逻辑的设计中，我们更希望分频时钟拥有 50%，或者与驱动时钟相同的占空比。 这时就需要通过另外的逻辑方法来进行分频， 或者使用 PLL。在基于 CPLD（复杂可编程逻辑器件）/FPGA（现场可编程门阵列）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频， 但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用 VHDL（超高速集成电路硬件描述语言），通过 Quartus II 7.1 开发平台，设计了一种能够实现占空比50%的7分频电路设计，这种设计方法原理简单，可重用性好，而且只需很少的逻辑宏单元。 关键词： VHDL 占空比 分频器 TOC \o 1-2 \h \u  HYPERLINK \l _Toc32426 1、VHDL语言  PAGEREF _Toc32426 3  HYPERLINK \l _Toc15510 1.1 、VHDL语言的介绍  PAGEREF _Toc15510 3  HYPERLINK \l _Toc24588 1.2 、VHDL语言的特点 3  HYPERLINK \l _Toc17957 2、分频电路的设计  PAGEREF _Toc17957 4  HYPERLINK \l _Toc10715 2.1分频电路的分类：  PAGEREF _Toc10715 4  HYPERLINK \l _Toc26221 2.2 任意奇数倍（2N+1）分频  PAGEREF _Toc26221 4  HYPERLINK \l _Toc15499 2.3 占空比为 50％的分频  PAGEREF _Toc15499 4  HYPERLINK \l _Toc3556 3、 占空比为50%的7分频电路的设计  PAGEREF _Toc3556 5  HYPERLINK \l _Toc31021 3.1、7分频电路的RTL视图，如下：  PAGEREF _Toc31021 5  HYPERLINK \l _Toc18948 3.2、基于VHDL的占空比为50%的7分频电路的代码程序  PAGEREF _Toc18948 5  HYPERLINK \l _Toc19799 3.3、占空比为50%的7分频仿真  PAGEREF _Toc19799 7  HYPERLINK \l _Toc6152 4、心得体会  PAGEREF _Toc6152 7  HYPERLINK \l _Toc22379 5、参考文献  PAGEREF _Toc22379 8  1、VHDL语言 1.1 、VHDL语言的介绍 　HYPERLINK /view/277704.htmVHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由HYPERLINK /view/189646.htm美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL翻译成中文就是HYPERLINK /view/770744.htm超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在HYPERLINK /view/61891.htm中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外VHDL的语言形式、描述风格以及语法是十分类似于一般的HYPERLINK /view/786587.htm计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实