第5、六章数字集成电路基本模块设计2.pptVIP

第五章 数字电路设计;第五章 数字电路基本模块 第一节 基本概念 1、标准逻辑电平 ;（2）高、低电平的电压规范（常见） ;2、逻辑扇出特性 定义电路与之连接的全同反相器负载的数目为电路的扇出。电路能驱动最多的全同反相器的数目，称为最大扇出数。; 4、4:1反相器尺寸设计规则 ; 为使反相器转移特性曲线具有好的对称性种好的噪声容限，上、下两晶体管的几何尺寸比 的比例是一个优化值，常称为反相器的4:1规则。 ;一、NMOS或非和与非逻辑电路 ;2、器件尺寸设计： ;2、基本NMOS与非逻辑电路 （1）基本表示：;3、多输入与非和或非逻辑电路 （1）受输入或非门得到广泛应用，其器件尺寸，遵循k：1尺寸设计规则，那么它的VH和VL电平值与以此比例设计的参考反相器相同。 （2）多输入与非门，由于器件尺寸为，这样做是为了保证足够低的低电平，但此尺寸比例的增加导致面积增加，开关速度降低。 ;二、互补MOS反相器 互补MOS或称CMOS是目前广泛应用的集成电路实现工艺。 1、基本CMOS反相器 （1） 电路图 ;2、CMOS反相器逻辑电平 ;3、CMOS反相门器件的尺寸设计 由于n沟道晶体管的跨导K’N大约是p沟道晶体管跨道K’P的2.5倍，为实现对称输出驱动，取 ;三、CMOS逻辑门 1、CMOS或非逻辑门 （1）电路： ;（3）输出驱动特性： 针对或非门二个输入端，考虑其输出驱动特性有两种办法： 1）将串联晶体管M3和M4管的尺寸设计成参考反相器有效上拉阻抗之一半，这样在最坏情况下，其驱动能力能与参考反相器一样好。 2）为了节约硅片面积，不论是上拉亦或下拉晶体管往往都采用最小尺寸，结果便得到非对称输出驱动。 ;2、CMOS与非逻辑门 （1）电路： ;3、多输入端CMOS逻辑门 （1）电路构成 （2）缺点限制： ① 晶体体数量增加较快 ②晶体管的尺寸设计就会很困难。 限制了它们在VLSI电路中的应用。 ;四、传输门 串联连接的,用于允许信号通过或禁止信号通过MOS晶体管被称为传送晶体管或传输门，它能在门极控制下传送或传输信号。 ;（3）传送晶体管用作逻辑开关的优点 从集成电路版图设计考虑，传送晶体管用作逻辑开关具有如下优点： a.传送晶体管只由一个晶体管组成，它需要占用的面积比一个逻辑门要小。 b.传送晶体管是一个三端器件，而反相器在计入电源端和接地端是一个四端器件，从集成电路版图设计的角度来讲，要求内部连线尽可能少是至关重要的。 c.为了进一步减小版图面积，在许多应用中，传送晶体管可设计成最小尺寸器件。 d.传送晶体管不要求直流电源，也是一大优点。 ;（4）传送晶体管的应用;（5）几个传送晶体管串联使用的问题;第二个问题是降低输出的有效高电平。 ;2、CMOS传输门 （1）电路 ;第三节 信号传输延迟 ;二、逻辑门信号传输延迟特性（一） （带动的负载是单一的完全相同的逻辑门而且其内部互连最短。） ;（2）信号传输延迟的估计 两个全同反相器 ; b) 一个反相器后面接同样的反相器作为负载时，从高→低和低→高的转换时间。 ;3、与工艺有关的特征时间常数 用这个时间常数可以比较不同工艺过程制造的电路的延迟特性，它定义为： ;4、反相器对的延迟;（3）相同反相器级联的延迟 ;5、超缓冲器;（2）电路形式： ;（4）延迟估计： ;6、NMOS与非和或非电路的延迟 ;7、增强型与耗尽型负载比较 ;8、CMOS逻辑电路的延迟;（2）与NMOS比较，CMOS反相器特点 ;9、互连特性： ;三、逻辑门信号传输特性（二） （逻辑门驱动由大的扇出数、内部互连和芯片外部连接等造成的较大容性负载。） ; 延迟：若CT由参考反相器驱动，而参考反相器下拉通道电阻为RT，栅电容为CG，tapd为某类逻辑电路的平均传输延迟，那么平均传输延迟为： ;2、信号沿某一路径传输的延迟 信号在电路中的延迟包括：门延迟和连线延迟。 （1）门延迟 ;（3）信号沿某一路径传输的延迟 ;3、增大上/下拉两个晶体管宽度后的延迟 ;4、对估计的评价 （1）这种近似估计可能误差为50%或更大。 （2）该估计的好处： 第一，用来评价电路工作速度； 第二，用来确定一个需要进行细微分析并尽可能改善其性能的最佳通道。 ; ①一个反相器直接驱动10个反相器； ②一个反相器驱动另外两个最小尺寸反相器，这两个反相器又分别驱动5个反相器（如图）。 ;忽略互连线电容和逻辑信号的倒相过程。 ;2、驱动芯片外负载