HDL和传统设计方法 [2).doc

HDL与传统设计方法 王子奇 （武汉大学 电子科学与技术系 2010301510087） 摘要 本文介绍了当前流行的两种HDL设计语言——VHDL和Verilog HDL。并且给出了HDL与传统设计方法的比较。 关键词 HDL 硬件设计语言 电子设计自动化 EDA 随着电子技术的日新月异，相应硬件设计的日益复杂，在八十年代初，传统的设计方法已经难以满足越来越大规模的集成电路的要求，一种新的设计方法亟待出现。为此，HDL在其出现后革命性地改变了数字电路的设计方法，成为了目前电路设计的主流。而HDL中，最为广泛应用的即为VHDL与Verilog HDL。 硬件设计语言（Hardware Description Language） 硬件描述语言,简称HDL,是一种用形式化方法描述数字电路和设计数字电路系统的语言。数字逻辑电路设计者可以利用这种语言描述自己的设计思想,然后用EDA工具进行仿真,自动综合到门级电路, 再用ASIC或FPGA实现其功能。 硬件描述语言已有三十多年的发展史,并成功地应用到系统设计的各个阶段:仿真、验证、综合等。至80年代,已推出了上百种版本。由于这些语言都各自面向不同层次和不同领域,使用户无所适从,因而急需一种面向多层次、多领域的硬件描述语言。80年代末,VHDL和Verilog HDL适应了这个要求,先后成了IEEE标准。 1.1　HDL 的发展 自从20世纪70年代TTL (Transistor Transistor Logic)标准化逻辑元件面市以来,数字电路设计便进入了所谓逻辑门层设计(gate level design)时代。工程师第一次能以极便宜的价格,买到一组标准的逻辑门元件,用以进行电路的组装及验证。从此,逻辑元件设计便与数字电路设计分了家。逻辑元件设计者,专心致力于提供性能更加优异的逻辑门,而数字电路工程师则专注在数字电路的逻辑分析与综合方面。从而使数字电路的设计,告别了晶体管层次设计( transistor level design)时代。随着集成电路制造技术的进步,集成电路向大规模、高密度、高速度的方向发展,电子系统的设计愈来愈复杂,人们希望运用计算机强大的运算能力来协助人们设计电路和分析电路,于是各种电子设计自动化及计算机辅助设计(CAD)工具应运而生,它们使得数字电路的设计进入了高层次设计的新时代——采用硬件描述语言设计数字电路与系统。 1.2 VHDL 语言 VHDL(VHSIC Hardware Description Language)是用来描述从抽象到具体级别硬件的工业标准语言。它允许设计者利用VHDL进行各种级别的逻辑设计,可以进行数字逻辑系统的仿真验证、时序分析、逻辑综合等。VHDL是美国国防部在70年代末80年代初期提出的VHSIC( Very High Speed Integrated Circuit )计划的产物。VHSIC计划的目标是为下一代集成电路的生产,开发出非常复杂的IC。参加者制订了在IC设计与制造的各阶段应达到的工艺极限,并且已较好地实现了工艺方面的目标,但却发现当时的工具很难完成大型的设计任务,如要建立10万门级设计,采用门级工具难度很大,因而急需制订一项新的描述方法。 1981年提出了一种新的VHDL,经过不断实践和改进,1986年建议作为IEEE 标准。又经过多次再版和更改后,直到1987年12月才被接纳为IEEE1076标准。因而VHDL迅速地成为一种通用的设计交换媒介。VHDL也很快引进到国内的大型逻辑系统的设计中。据统计,在我国的HDL应用中,VHDL将占有90%。 1.3 Verilog HDL Verilog HDL是1983年由GDL( GateWay Design Automotion)公司的Dhil Mourby首创的。1984~1985年,Mourby设计出了第一个关于Verilog-XL的仿真器,1986年又提出了用于快速门级仿真器的XL 算法, 为Verilog HDL 的发展作出了巨大贡献。随着Verilog-XL 算法的成功,Verilog HDL语言得到迅速发展,基于Verilog HDL的优越性, IEEE于1995年制定了Verilog HDL的IEEE标准, 即Verilog HDL1364-1995。 2 利用HDL设计逻辑系统 2.1?设计方法概述 利用HDL设计逻辑电路的方法就是利用计算机对用VHDL或Verilog HDL建模的复杂数字逻辑进行仿真并逐步加以完善,再进行自动综合以生成符合要求且电路结构上可以实现的数字逻辑,即网表(net list)。各种工艺流程实现的电路都有相应时延参数与网表对应。在利用计算机进行逻辑优化后,根据相应的网表与工艺流程器件库以