A4唐电信2012校园招聘硬件笔试题(及答案)教程.doc

软核、固核、硬核 软核：把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称之为软核，而把由软核构成的器件成为虚拟器件。 固核：把在某一种FPGA器件上实现的，经过验证是正确的，且总门数在5000门以上的电路结构编码文件，称之为固核。 硬核：把在某一种ASIC工艺器件上实现的，经过验证是正确的，且总门数在5000门以上的电路结构版图掩模，称之为硬核。 英文缩写解释 PCB 印刷电路板 RTC 实时时钟芯片 FPGA 现场可编程门阵列 ASIC 特定用途集成电路/专用集成电路 DMA 直接内存存取 DSP 数字信号处理器 FIFO 先入先出队列 KCMR 共模抑制比 GSM 全球移动通信系统 OTA 空中下载 IRQ Interrupt ReQuest 中断请求 USB Universal Serial Bus 通用串行总线 VHDL 硬件描述语言 Hold Time和Setup Time的概念 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 解释setup和hold time violation，画图说明，并说明解决办法？ 首先来看setup time，其正常工作要满足公式：Tclk Tcq + Tcomb + Tsetup–Tskew。 如果出现了setup violation，则上面的公式变成：Tclk Tcq + Tcomb + Tsetup–Tskew。 我们分两种case来考虑出现的setup violation： 1. 设计电路的过程中 在设计时，可以看到，上面的式子中，我们有3个变量可以来操作，Tclk, Tcomb, Tskew 1）这里首先的想法是增大Tclk，就是降低系统的工作频率此时就可以令式子满足条件，但是往往这个是不科学的，一般都是最后才想到要降低系统时钟频率来来满足setup time。 2）减小Tcomb，具体就像什么pipeline或者是在不改变逻辑功能的前提下，改变成其他样式的组合逻辑，进行组合逻辑的优化，或者是改变扇出系数使得延时减小，或者是增大cell的尺寸来使得延时减小都是可以施行的措施。 3）增大Tskew，就是在时钟路径上插入buffer来使得Tskew变大，当然是在不影响hold timing的情况下。 2. 芯片回来了 看上面的式子，在芯片回来时，我们能改变的就只有Tclk，相当于我们只能使得工作频率降低，来使得setup violation消除。 首先来看hold time，其正常工作要满足公式：Thold Tcq + Tcomb – Tskew。 如果出现了hold violation，则上面的公式变成：Thold Tcq + Tcomb - Tskew。 此时电路的hold不被满足，还是分两种case来讨论： 1. 设计电路的过程中 对于上面的式子，有两个变量可以操作，就是Tcomb和Tskew 1）增大Tcomb，那么能做的就是在data path上面插入buffer来增加组合逻辑延时，但是相对的，当你插入buffer增大延时的时候，相应的setup time就会变差，相当于是一个tradeoff了。所以通常这不是一个最好的选择。 2）减小Tskew，这个方法通常都依赖于PR工程师了，所以一般都是在PR的时候来修正hold time。 2. 芯片回来了 看看上面的式子，你手上还有牌可出么？没有，所以在流片回来时，如果hold violation出现，那么你就什么都做不了了。所以才说hold violation要比setup violation更可怕。但是另一方面，你也可以给芯片提供一个ss的条件（当然只是一个临时的权宜之策），比如给芯片一个低电压，高温来使得芯片的延时都变大，避过hold violation，没准可以测试一下基本功能。 信号位于高频段时，布局与布线需注意什么？ 信号线的阻抗匹配；与其他信号线的空间间隔。 TTL器件和CMOS器件互相驱动时需注意什么？ 电平关系，必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功能，严重时会烧毁芯片。 驱动能力，必须根据器件的特性参数仔细考虑，计算和试验，否则很可能造成隐患，在电源波动，受到干扰时系统就会崩溃。 时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容限。 ROM、RAM、SRAM、DRAM、SDRAM、FLASH ROM