第三章存储系统习题.pptVIP

第三章 存储系统——习题课;知识概要;二、有关主存储器的技术指标 存储容量 字节数 单元数×位数 存取速度 存取时间 存取周期 存储器总线带宽;三、有关静态随机存储器SRAM 存储元的读写原理 静态MOS存储器 存储体、地址译码、片选和读/写控制 静态SRAM芯片 数据线、地址线、控制线 RAM存储器的扩展 位扩展、字扩展、字位同时扩展;四、有关动态随机存储器DRAM 存储元的读写原理 DRAM芯片的特点 DRAM的刷新 五、有关高速存储器 双端口并行存储器 多体交叉存储器 相联存储器;六、有关高速缓存cache cache在存储体系结构中的位置， cache的目标 定量分析cache的性能：命中率，cache的效率 cache的基本工作原理，地址映射、替换策略、写策略 七、有关虚拟存储器 虚拟存储器的目的，与cache的异同之处 虚拟存储器的基本工作原理，信息交换单位 地址映射：段表、页表、快表 存储保护;习题;解释概念：主存、辅存、Cache、虚拟存储器、RAM、SRAM、DRAM、ROM、EPROM、CDROM、Flash Memory。 计算机中哪些部件可用于存储信息，按其速度、容量和价格/位排序说明。 什么是计算机存储器的层次结构？层次结构的特点和目的是什么？ 说明程序的局部性原理。 说明存取周期和存取时间的区别。 什么是存储器带宽？ ;一、填空;cache-主存的信息交换单位是 ；主存-虚存的信息交换单位是 。 相联存储器主要应用于 。 若存储器的数据总线宽度为32位，存取周期为200ns，则存储器带宽是 。 对DRAM进行刷新的方式有 。其中 具有较长的死时间， 将存储器的读写周期放大一倍。 ;二、选择题;通用寄存器的设计适合采用 高速存储器。 多端口存储器 多体交叉存储器 相联存储器 高速缓冲存储器 已知虚地址为32位，页大小为4KB，页表每一项为4个字节，那么页表总容量为 。 4GB C. 8MB 4MB D. 1MB ;【第一题】某RAM芯片，其存储容量为16K×8位，问： 该芯片引出线的最小数目应为多少？ 存储器芯片的地址范围是什么？ 【解】 因存储单元的数量为 =2 ，所以地址线 根； 字长 位，所以数据线有 根， 加上控制线 信号和 信号，电源线和地线， 所以该芯片引出线的最小数目应为 根。 地址范围为 H~ H。;【第二题】模块化存储器设计。已知某8位机的主存采用半导体存储器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问： 若每个模块条为32K×8位，共需几个模块条？ 每个模块内共有多少片RAM芯片？ 主存共需多少RAM芯片？CPU如何选择个模块条？ 【解】 由于主存地址码给定 位，所以最大存储空间为2 ，主存的最大容量为 B；而每个模块条的存储容量为 ，故需要 个模块条。 因为使用4K×4位的芯片，所以模块内需要芯片 片。 模块内采用 扩展方式。 主存共需要 RAM芯片。; 32K×8位的模块条的构成： 模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位， 地址码的低12位(A0~A11)直接接到芯片地址输入端， 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组芯片的选片端。;;;【第三题】在给出的存储器方案中，哪些是合理的，哪些不合理？对不合理的可以怎样修改？;【解】 (1)合理。 (2)不合理。因为存储单元的位数应为字节的整数倍，所以将存储单元的位数改为16较合理。 (3)不合理。因为MAR的位数为8，存储器的单元数最多为256个，不可能达到1024个，所以将存储器的单元数改为256较合理。 (4)不合理。因为MAR的位数为12，存储器的单元数应为4K个，不可能只有1024个，所以将存储器的单元数改为4096才合理。;(5