第四章VerilogHDL设计初步习题.pptVIP

第4章　 Verilog HDL设计初步 ;习 题 ;习 题 ;4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？ 答：● 当CLK发生了电平变化，但是从1变到0。这时无论D是否变化，都将启动过程去执行if语句；但此时CLK=0，无法执行if语句，从而无法执行赋值语句Q=D，于是Q只能保持原值不变(这就意味着需要在设计模块中引入存储元件)。 ● 当CLK没有发生任何变化，且CLK一直为0，而敏感信号D发生了变化。这时也能启动过程，但由于CLK=0，无法执行if语句，从而也就无法执行赋值语句Q=D，导致Q只能保持原值(这也意味着需要在设计模块中引入存储元件)。 在以上两种情况中，由于if语句不满足条件，于是将跳过赋值表达式Q=D，不执行此赋值表达式而结束if语句和过程．对于这种语言现象，Velilog综合器解释为，对于不满足条件，跳过赋值语句Q=D不予执行，即意味着保持Q的原值不变(保持前一次满足if条件时Q被更新的值)。对于数字电路来说，当输入改变后试图保持一个值不变，就意味着使用具有存储功能的元件，就是必须引进时序元件来保存Q中的原值，直到满足if语句的判断条件后才能更新Q中的值，于是便产生了时序元件。 ;4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。; 4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。; 4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。;//测试文件，??部分请根据被测试的文件修改 module stimulus; reg [2:0]A ; wire[7:0]Y ; reg G1 ,G2 ,G3; decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 ); initial begin $monitor($time,A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n,A, G1, G2, G3, Y); end;习 题 ;习 题 ;x;习 题;4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。;习 题 ;module CNT10(CLK,RST,EN,COUT,DOUT,DATA); input CLK,RST,EN; //时钟，时钟使能，复位，数据加载控制信号输入口 input[3:0]DATA; // 4位并行加载数据输入口 output[3:0]DOUT; //计数数据输出信号口 output COUT; //计数进位输出 reg FULL; wire LD ; reg[3:0] Q1; always @(posedge CLK or posedge LD or negedge RST) //时序过程 begin if(!RST)begin Q1=0;FULL=0;end else if(LD) begin Q1=DATA;FULL=1;end else if(EN)begin Q1=Q1+1;FULL=0;end end assign LD=(Q1==4B0000); assign DOUT=Q1; //将内部寄存器的计数结果输出至DOUT assign COUT=FULL; //输出进位标志0 endmodule ;module CNT16(CLK,RST,EN,COUT,DOUT,DATA); input CLK,RST,EN; //时钟，时钟使能，复位，数据加载控制信号输入口 input[15:0]DATA; // 4位并行加载数据输入口 output[15:0]DOUT; //计数数据输出信号口 output COUT; //计数进位输出 reg FULL; wire LD ; reg[15:0] Q1; always @(posedge CLK or posedge LD or negedge RST) //时序过程 begin if(!RST)begin Q1=0;FULL=0;end else if(LD) begin Q1=DATA;FULL=1;end else if(EN)begin Q1=Q1+1;FULL=0;end end assi