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实验二2输入逻辑门的设计和实现
实验二 2输入逻辑门的设计与实现
一.实验目的
1.使用ISE软件设计并仿真;
2.学会程序下载。
二.实验内容
使用ISE软件进行简单的2输入逻辑门的设计与实现。
三.实验步骤
1. 编写文本文件并编译
2. 软件仿真
3. 进行硬件配置
四.实验原理
1. ISE软件是一个支持数字系统设计的开发平台。
2. 用ISE软件进行设计开发时基于相应器件型号的。
注意:软件设计时选择 的器件型号是与实际下载板上的器件型号相同。
3. 图2-1所示电路包含6个不同的逻辑门,本实验中用Verilog语句来描述。
图2-1 2输入逻辑门电路
新建工程
双击桌面上“ISE Design Suite 14.7”图标,启动ISE软件(也可从开始菜单启动)。每次打开ISE都会默认恢复到最近使用过的工程界面。当第一次使用时,由于还没有历史工程记录,所以工程管理区显示空白。选择File New--Project选项,在弹出的对话框中输入工程名称并指定工程路径,如图2-2所示。
图2-2
点击Next按钮进入下一页,选择所使用的芯片及综合、仿真工具。计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到,如图2-3所示。在图中我们选用了Spartan6 XC6SLX16芯片,采用CSG324封装,这是NEXYS3开发板所用的芯片。另外,我们选择Verilog作为默认的硬件描述语言。
再点击Next按钮进入下一页,这里显示了新建工程的信息,确认无误后,点击Finish就可以建立一个完整的工程了,如图2-4所示。
图2-3
图2-4
设计输入和代码仿真
在工程管理区任意位置单击鼠标右键,在弹出的菜单中选择New Source命令,会弹出如图2-5所示的新建源代码对话框,对于逻辑设计,最常用的输入方式就是HDL代码输入法(Verilog Module、VHDL Module)、状态机输入法(State Diagram )和原理图输入法(Schematic)。这里我们选择Verilog Module输入,并输入Verilog文件名。
图2-5
单击Next按钮进入端口定义对话框,如图2-6所示。其中Module Name栏用于输入模块名,这里是gates2,下面的列表框用于端口的定义。Port Name表示端口名称,Direction表示端口方向(可选择为input、output或inout),MSB表示信号最高位,LSB表示信号最低位,对于单信号的MSB和LSB不用填写。当然,端口定义这一步我们也可以略过,在源程序中再行添加。
图2-6
定义了模块的端口后,单击Next进入下一步,点击Finish完成创建。这样,ISE就会自动创建一个Verilog模块的模板,并且在源代码编辑区打开。简单的注释、模块和端口定义已经自动生成,接下来的工作就是将代码编写完整,如图2-7所示。
图2-7
输入代码后,我们还需要对模块进行测试。在工程管理区将view设置为Simulation,在任意位置单击鼠标右键,并在弹出的菜单中选择New Source,在类型中选择Verilog Test Fixture,输入测试文件名,单击下一步。这时所有工程中的模块名都会显示出来,我们选择要进行测试的模块,如gates2模块。点击Next ,再单击Finish按钮,ISE会在源代码编辑区自动生成测试模块的代码,如图2-8所示。我们看到,ISE已经自动生成了基本的信号并对被测模块做了例化。我们的工作就是在initial…end块中的“//Add stimulus here”后面添加测试向量。
图2-8
对gates2模块,我们可以添加如下所示的测试代码。
#200
a = 0;
b = 0;
#200
a = 0;
b = 1;
#200
a = 1;
b = 0;
#200
a = 1;
b = 1;
完成测试文件编辑后,确认工程管理区中view选项设置为Simulation,这时在过程管理区会显示与仿真有关的进程,如图2-9中Processes栏所示。右键单击其中的Simulate Behavioral Model项,选择弹出菜单中的Process Properties项,会弹出如图2-10所示的属性设置对话框,其中Simulation Run Time就是仿真时间的设置,可将其修改为任意时长。
图2-9
图2-10
仿真参数设置完后,就可以进行仿真。首先在工程管理区选中测试代码,然后在过程管理区双击Simulate Behavioral Model,ISE将启动ISE Simulator,可以得到仿真结果,如图2-11所示。
图2-11
综合与实现
所谓综合,就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单
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