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VHDL语言设计4选1选择器
课程: 数字逻辑与数字系统
VHDL语言设计四选一选择器 实验报告
系 ： 电子信息与计算机科学系
专业 ： 自动化
班级 ： 文自112—2班
姓名 ： 桑*超
学号 ： 2011905192**
指导教师 ： 徐红霞
学年学期 ：2012-2013学年（第一学期）
2012年12月15日
姓名: 桑*超 班级: 文自112-2班 学号: 2011905192**
试验: VHDL语言设计 日期:2012.12.15 指导老师: 徐洪霞
实验报告的名称: VHDL语言设计
本次实验的目的:
1.掌握VHDL 语言的设计技巧
2.用VHDL语言设计四选一选择器
三、 设计过程:
工程编译源：用VHDL语言编程。
功能仿真：将功能编译后的结果进行仿真。
引脚锁定:将个信号按要求分配到相应引脚.
物理实现：将结果下载到所悬着??器件中
写出源程序,画出防真波形图.
library ieee;
use ieee.std_logic_1164.all;
entity mux4_1 is
port( a,b,c,d : in std_logic;
s : in std_logic_vector(1 downto 0);
z : out std_logic );
end mux4_1;
architecture one of mux4_1 is
begin
process(s,a,b,c,d)
begin
case s is
when 00=z=a;
when 01=z=b;
when 10=z=c;
when 11=z=d;
when others =z=null;
end case;
end process;
end one ;
波形仿真图：
实验总结,主要包括实验中所犯错误,怎样改正等
在文件名必须与VHDL文件中的设计实体名保持一致。
2.设计前要先弄清楚四选一选择器的原理，然后根据原理设计程序。
3.编写程序时认真仔细，避免出现一些低级错误。
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