5 英文文献 翻译 飞思卡尔单片机 时钟和复位产生模块（CRG）用户指导 科技类（电子 电气 自动化 通信… .doc

目　 录  TOC \o 1-1 \h \z \u   HYPERLINK \l _Toc263078417 1　外文文献译文  PAGEREF _Toc263078417 \h 1  HYPERLINK \l _Toc263078418 2　外文文献原文  PAGEREF _Toc263078418 \h 20   PAGE 40 1　外文文献译文 时钟和复位产生模块（CRG）用户指导 V03.08 1　介绍 1.1概述 本说明书描述了时钟和复位产生模块（CRG）的功能。 1.2特征 CRG模块的主要特征有： 晶体（或陶瓷）振荡器（OSC） — 用户可选的振荡器类型：科尔皮茨（低功率）或皮尔斯 — 时钟监控器 — 启动计数器 锁相环（PLL）倍频器 — 参考分频器 — 在低抖动操作下具有自动带宽控制模式 — 自动频率锁定检测器 — 进入或退出频率锁定产生CPU中断 — 参考时钟丢失时进入自给时钟模式 系统时钟发生器 — 外部时钟模式 — 系统时钟转换 — 在等待模式下可关闭系统时钟 系统复位发生器 — 带时间清除窗口的COP看门狗定时器 — 时钟丢失复位 — 外部引脚复位 实时中断（RTI） 1.3操作模式 这一小段简要的列出了CRG模块支持的所有操作模式。这只是一个粗略的描述，关于操作模式详细的描述在下面的章节里。 运行模式 在正常运行模式下，所有的CRG功能模块均运行。如果需要RTI或者COP功能，各自有关的速率选择寄存器相应的位必须设置为非零值。 等待模式 根据CLKSEL寄存器中相关位的配置，等待模式允许关闭系统和内核的时钟。 停止模式 根据PSTP位不同的设置，停止模式可以分为完全停止模式（PSTP=0）和伪停止模式（PSTP=1）。 — 完全停止模式 振荡器停振，所有的系统和内核时钟停止。COP和RTI保持冻结状态。 — 伪停止模式 振荡器保持工作，大部分的系统和内核时钟停止。如果COP和RTI各自的使能位时被设置，它们在伪停止模式下保持工作，否则的话则冻结。 自给时钟模式 如果时钟监控使能位（CME）和自给时钟使能位（SCME）都被置位，并且时钟监控器检测到一次时钟（外部振荡器或者晶振）丢失，系统会进入自给时钟模式。一旦进入自给时钟模式，CRG会马上开始执行时钟信号检测。在检测到频率和振幅都符合质量要求的输入时钟信号前系统都处在自给时钟模式。自给时钟模式只能用于安全目的，在外部时钟停止会导致严重事件发生的情况下它能为MCU提供部分的功能。 1.4方框图 图1.1是CRG模块的结构图。 图1.1　CRG模块结构图 2　引脚信号描述 2.1概述 本章描述了连接到芯片的引脚信号。 2.2详细引脚信号介绍 2.2.1　VDDPLL，VSSPLL 这两个引脚为PLL电路提供操作电源（VDDPLL）和地（VSSPLL）。这两个引脚允许PLL的供电具有独立的旁路。即使不需要使用PLL，VDDPLL和VSSPLL也必须正确连接。 2.2.2　XFC 在XFC引脚必须接一个二阶低通环路滤波器来消除压控振荡器（VCO）的输入纹波。外部环路滤波器网络的参数以及参考频率将决定PLL频率锁定的速度和和稳定性。如果不需要使用PLL，XFC引脚必须连接到VDDPLL。 图2.1　PLL环路滤波器连接 2.2.3　EXTAL，XTAL 这两个引脚提供了外部晶体或者与CMOS兼容的时钟信号去控制内部时钟发生器的通道。EXTAL是外部时钟输入端或者内部晶体振荡放大器的输入端。XTAL是内部晶体振荡放大器的输出端。MCU所有的内部时钟信号都是由EXTAL引脚输入的时钟得到的。 注意：晶体振荡电路是由标准电路更改得到的。 2.2.4　 引脚是双向低电平有效的复位引脚。该引脚输入引脚时可以异步地使MCU复位一个确定的启动状态，而作为输出引脚时该引脚可以指示MCU内部复位的发生。 注：*由于科尔皮茨振荡器的特性，外部晶体上将会有一个直流偏置电压。 请联系晶体制造商确定晶体的直流偏置条件及推荐的CDC电容值。 图2.2　科尔皮茨振荡器连接（SCLKS=0） 注：*使用高频晶体时Rs的值可以为零（短路）。请参考晶体制造商手册 图2.3　皮尔斯振荡器连接（XCLKS=1） 图2.4　外部时钟信号连接（XCLKS=1） 2.2.5　XCLKS XCLKS引脚用于控制晶体是与内部的科尔皮茨（低功率）振荡器相连接使用还是与皮尔斯振荡器相连接/使用外部时钟电路。MCU在复位信号的上升沿采集XCLKS引脚上的信号。表2.1列出了根据XCLKS引脚信号采样的状态译码。XCLKS引脚上的极性是在MCU标准上定义的。 表2.1　基于XCLKS的时钟选择 XCLKS描述0选择科尔皮茨振荡器1选择皮尔斯振荡器