CMOS电荷泵锁相环中的数字电路设计.docVIP

CMOS电荷泵锁相环中的数字电路设计 西安电子科技大学 硕士学位论文 姓名：郭建楠 申请学位级别：硕士 专业：微电子学与固体电子学 指导教师：张鹤鸣 摘要 摘要 本课题设计的电荷泵锁相环为数模混合电路，作为频率合成器产生片内时钟。它由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器组成。 本文设计了满足锁相环环路整体性能的鉴频鉴相器，要求鉴相精度高、速度快、功耗低。采用了修改的真单相对钟逻辑结构触发器，提高了电路工作速度。鉴频鉴相器要求鉴相精度高，在保证其良好的鉴相范围和捕获速度的前提下，增加复位延迟电路的延迟时间，消除鉴相“死区”。设计了可实现从４－１５可变整数分频比输出的分频器。为达到低功耗设计，采用了多模块设计。为了提高工作速度，采用了改进的真单相时钟逻辑结构触发器，并详细讨论了动态电路的竞争问题和信号完整性问题，提出了修改意见，同时对设计高速电路提出了初步方案。除此之外设计了压控振荡器的启动电路，固定２分频器以及为了便于可编程分频器测试的电路。 对满足性能要求的数字电路进行了后端版图设计。首先对工艺进行了介绍；其次介绍了电路版图设计的布局、布线和考虑的因素；再次介绍了各模块的版图设计，确定封装形式，定义管脚；最后给出了后仿真的结果。 本课题的电荷泵锁相环电路设计参加上海集成电路设计中心提供的多项目晶圆项目，采用中芯国际０．１８ｔｔｍＣＭＯＳＩＰ６Ｍ１．８Ｖ混合信号工艺。所有电路设计采用全定制设计流程，采用ＰＱＦＰ封装，共有６４个管脚，已经将版图数据向ｆｏｕｎｄｒｙ提交，即将流片。关键词：电荷泵锁相环鉴频鉴相器可编程分频器设计仿真 Ａｂｓｔｒａｃｔ Ｔｈｅｃｈａｒｇｅ－ｐｕｍｐｐｈａｓｅ－ｌｏｃｋｅｄｌｏｏｐ（ＰＬＬ）ｐｒｅｓｅｎｔｅｄｉｎｔｈｉｓｐａｐｅｒｉｓａｍｉｘｅｄ－ｓｉｇｎａｌｃｉｒｃｕｉｔ．Ｉｔｆｕｎｃｔｉｏｎｓａｓａｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒｆｏｒｐｒｏｖｉｄｉｎｇｏｎ－ｃｈｉｐｃｌｏｃｋｓｉｇｎａｌｓ．ＴｈｅｃｉｒｃｕｉｔｉｓｃｏｍｐｏｓｅｄｏｆａＰｈａｓｅ—ＦｒｅｑｕｅｎｃｙＤｅｔｅｃｔｏｒ（ＰＦＤ），ａＣｈａｒｇｅ－Ｐｕｍｐ，ａＬｏｏｐＦｉｌｔｅｒ，ａＶｏｌｔａｇｅ－ＣｏｎｔｒｏｌｌｅｄＯｓｅｉｌｌａｔｅｒ（ｖｃｏ）ａｎｄａｈｉｇｈ－ｓｐｅｅｄｆｒｅｑｕｅｎｃｙｄｉｖｉｄｅｒ（ＰｒｅｓｃａｌｅＯ． Ａｈｉｇｈ－ｓｐｅｅｄＰＦＤｔｈａｔｍｅｅｔｓｔｈｅｒｅｑｕｉｒｅｍｅｎｔｓｐｅｃｉｆｉｅｄｂｙｏｖｅｒａｌｌｐｅｒｆｏｒｍａｎｃｅｏｆｔｈｅＰＬＬｉｓｄｅｓｉｇｎｅｄ．ＴｈｅＰＦＤｈａｓａｆｉｎｅｐｈａｓｅ－ｄｅｔｅｃｔｉｏｎａｂｉｌｉｔｙｗｈｉｌｅｃｏｎｓｕｍｉｎｇｖｅｒｙｌｏｗｐｏｗｅｒ．Ｉｔｓｏｐｅｒａｔｉｏｎｓｐｅｅｄｉｓｉｍｐｍｖｅｄｂｙｍａｋｉｎｇｕｓｅｏｆｔｒｕｅｓｉｎｇｌｅｐｈａｓｅｃｌｏｃｋ（ＴＳＰＣ）－ｂａｓｅｄｆｌｉｐ－ｆｌｏｐ．Ａｈｉｇｈｐｈａｓｅ－ｄｅｔｅｃｔｉｏｎｒｅｓｏｌｕｔｉｏｎｉｓｄｅｓｉｒａｂｌｅｆｏｒａＰＦＤ．Ｔｈｅ‘ｄｅａｄ－ｚｏｎｅ’ｏｆｐｈａｓｅ－ｄｅｔｅｃｔｉｏｎｉｓｅｌｉｍｉｎａｔｅｄｂｙｅｌｏｎｇａｔｉｎｇｄｅｌａｙｏｆｔｈｅ“嬲ｃｉｒｃｕｉｔｗｈｉｌｅｍａｉｎｔａｉｎｉｎｇａｌｌａｃｃｅｐｔａｂｌｅｐｈａｓｅ－ｄｅｔｅｃｔｉｏｎｒａｎｇｅａｎｄｃａｐｔｕｒｅｓｐｅｅｄ．Ａｐｒｅｓｃａｌｅｒｗｉｔｈａｄｉｖｉｄｉｎｇｒａｔｉｏｒａｎｇｉｎｇｆｒｏｍ４ｔＯ１５ｉｓａｌｓｏｄｅｓｉｇｎｅｄｉｎｔｈｉｓｐａｐｅｒ．ＡｎｅｎｈａｎｃｅｄＴＳＰＣｆｌｉｐ－ｆｌｏｐｓｔｒｕｃｔｕｒｅｉｓｅｍｐｌｏｙｅｄｉｎｔｈｉｓｐｒｅｓｃａｌｅｒｄｅｓｉｇｎｔＯｉｍｐｒｏｖｅｉｔｓｓｐｅｅｄ．Ｔｈｅ托Ｉｃｅｐｒｏｂｌｅｍｉｎｄｙｎａｍｉｃｃｉｒｃｕｉｔａｓｗｅｌｌａｓｓｉｇｎａｌｉｎｔｅｇｒｉｔｙｉｓｄｉｓｃｕｓｓｅｄｉｎｄｅｔａｉｌ，ａｎｄｓｏｍｅｍｏｄｉｆｉｃａｔｉｏｎｉｓｓｕｇｇｅｓｔｅｄ．Ａｄｅｓｉｇｎｇｕｉｄｅｌｉｎｅｆｏｒｉｍｐｌｅｍｅｎｔｉｎｇａｃｉｒｃｕｉｔｏｆｈｉｇｈｅｒｓｐｅｅｄｉｓａｌｓｏｐｒｏｐｏｓｅｄｉｎｔｈｉｓｐａｐｅｒ．Ｉｎａｄｄｉｔｉｏｎ，ａｓｔａｒｔ－ｕｐｃｉｒｃｕｉｔｆｏｒＶＣＯ，ａｄｉｖｉｄｅ－ｂｙ－２ｍｏｄｕｌｅａｎｄａｃｉｒｃｕｉｔｆｏｒｔｅｓｔｉｎｇｔｈｅｐｒｏｇｒａｍｍａｂｌｅｐｒｅｓｃａｌｅｒａｒｅｄｅｓｉｇｎｅｄ． ＡｌｌａｂｏｖｅｃｉｒｃＩＩｉｔｓａ心ｌａｉｄｏｕｔ．ＡｓｉｍｐｌｅｉｎｔｒｏｄｕｃｔｉｏｎｔＯｔｈｅｍａｎｕｆａｃｔｕｒｉｎｇｐｒｏｃｅｓｓｉｓｐｅｒ