2testbench的设计文件读取和写入操作源代码教程.doc

?  HYPERLINK /times_poem/article/detailsVerilog十大基本功2（testbench的设计 文件读取和写入操作 源代码） 标签：? HYPERLINK /tag/testbench%e8%ae%be%e8%ae%a1 \t _blank testbench设计 HYPERLINK /tag/verilog%e6%96%87%e4%bb%b6%e8%af%bb%e5%8f%96 \t _blank verilog文件读取 HYPERLINK /tag/verilog%e6%96%87%e4%bb%b6%e5%86%99%e5%85%a5 \t _blank verilog文件写入 2016-07-26 15:59?189人阅读? HYPERLINK /times_poem/article/details\l comments 评论(0)? HYPERLINK javascript:void(0); \o 收藏 \t _blank 收藏? HYPERLINK /times_poem/article/details\l report \o 举报 举报 ?分类： Verilog十大基本功（4）? 版权声明：本文为博主原创文章，未经博主允许不得转载。 目录 HYPERLINK /times_poem/article/details\o 系统根据文章中H1到H6标签自动生成文章目录 (?) HYPERLINK /times_poem/article/details\o 展开 [+] 需求说明：Verilog设计基础 内容 ? ? ? ：testbench的设计 读取文件 写入文件 来自 ? ? ? ：时间的诗 十大基本功之 testbench 1. 激励的产生 对于 testbench 而言，端口应当和被测试的 module 一一对应。端口分为 input,output 和 inout 类型产生激励信号的时候，input ?对应的端口应当申明为 reg,output 对应的端口申明为 wire,inout ?端口比较特殊，下面专门讲解。 1）直接赋值 一般用 initial 块给信号赋初值，initial 块执行一次，always 或者 forever 表示由事件激发反复执行。举例，一个 module [plain]? HYPERLINK /times_poem/article/details\o view plain view plain? HYPERLINK /times_poem/article/details\o copy copy ? `timescale?1ns/1ps?? ?? module?exam();?? ??reg???rst_n;?? ??reg???clk;?? ??reg???data;?? ???? ??initial?? ??begin?? ????clk?=?1b0;?? ????rst?=?1b1;?? ????#10?? ????rst?=?1b0;?? ????#500?? ????rst?=?1b1;?? ??end?? ???? ??always?? ??begin?? ????#10?clk?=?~clk;?? ??end?? ???? endmodule?? 大家应该注意到有个#符号，该符号的意思是指延迟相应的时间单位。该时间单位由 timscale 决定.一般在 testbench 的开头定义时间单位和仿真精度，比如`timescale 1ns/1ps前面一个是代表时间单位，后面一个代表仿真时间精度。以上面的例子而言，一个时钟周期是 20 个单位，也就是 20ns。而仿真时间精度的概念就是，你能看到 1.001ns 时对应的信号值，而假如 timescale 1ns/1ns，1.001ns 时候的值就无法看到。对于一个设计而言，时间刻度应该统一，如果设计文件和 testbench 里面的时间刻度不一致，仿真器默认以 testbench 为准。一个较好的办法是写一个 global.v 文件，然后用 include 的办法，可以防止这个问题。 对于反复执行的操作，可写成 task,然后调用，比如 [plain]? HYPERLINK /times_poem/article/details\o view plain view plain? HYPERLINK /times_poe