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9触发器和时序逻辑电路
9 触发器和时序逻辑电路9.;本章要求1. 掌握 RS、JK;电路的输出状态不仅取决于当时的;9.1双稳态触发器特点：1、有;9.1.1 基本R－S 触;触发器输出与输入的逻辑关系10;设原态为“0”态1001110;01设原态为“0”态01110;设原态为“1”态0110001;11设原态为“0”态01001;设原态为“1”态1110001;0011111110若A先翻转;基本 R－S 触发器状态表逻辑;9.1.2 同步 RS 触发;当CP=0时011 R，S ;当 C P= 1 时1打开触发;当 C P= 1 时1打开(1;1101010(2) S = ;1010101(3) S =1;1110011110若先翻若先;同步RS触发器状态表0 ;画出同步 R－S 触发器的输出;存在问题：时钟脉冲不能过宽，否;9.1.3 主从JK触发器1.;2. 工作原理01F主打开F主;10状态保持不变。从触发器的状;10010CP高电平时触发器接;01RS CPF从QQQSDR;RS CPF从QQQSDRD1;01RS CPF从QQQSDR;01RS CPF从QQQSDR;01RS CPF从QQQSDR;01RS CPF从QQQSDR;01RS CPF从QQQSDR;RS CPF从QQQSDRD1;RS CPF从QQQSDRD1;RS CPF从QQQSDRD1;3. JK触发器的逻辑功能Qn;J K ;JK 触发器工作波形CPJKQ;74LS112双JK触发器74;基本R-S触发器导引电路B;BAQQSDRDCD;BAQQSDRDCD;D触发器状态表D ;D 触发器工作波形图CPDQ上;74LS74双D触发器74LS;9.1.5 触发器逻辑功能;2. 将JK触发器转换为 T ;3. 将 D 触发器转换为 T;4.D 触发器构成 J K 触;5. D 触发器构成 T 触发;寄存器是数字系统常用的逻辑部件DSDRDS;寄存器分类并行输入/并行输出串;9.3.2 移位寄存器不仅;寄存数码用JK触发器组成的移位;111001011001100;左移寄存器波形图1234567;四位左移移位寄存器状态表000;9.4 计数器 计数器;9.4.1 二进制计数器 ;二 进 制 数 Q2;当J、K=1时，具有计数功能，;异步二进制加法器工作波形2分频;B. 同步二进制加法计数器异;二 进 制 数 Q2;四位二进制同步加法计数器级间连;三位同步二进制加法计数器 计数;C0Q1Q;例:分析图示逻辑电路的逻辑功能;解：1. 写出各触发器J、K端;解：当初始状态为“000”时，;011111CPJ2=Q0Q1;异步五进制计数器工作波形CP1;9.4.2 十进制计数器十;A 异步十进制计数器RDQ;RDQJKQF1QJKQF2C;二进制数Q4Q3Q2Q1脉冲数;Q0Q1Q2Q3CP12345;RDQJKQF1QJKQF2C;二进制数Q3Q2Q1Q0脉冲数;Q0Q1Q2Q3CP12345
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