第4章 时序逻辑电路综述.ppt

第四章 时序逻辑电路;第4章 时序逻辑电路;4.1 触发器;触发器是构成时序逻辑电路的基本逻辑部件。 ? 它有两个稳定的状态：0状态和1状态； ? 在不同的输入情况下，它可以被置成0状态或1状态； ? 当输入信号消失后，所置成的状态能够保持不变。;4.1.1 基本RS触发器;工作原理;0;1;0;特性表（真值表）;次态Qn+1的卡诺图;状态图;波形图;基本RS触发器的特点;集成基本RS触发器;4.1.2 时钟触发器的功能;特性表;主要特点;2、同步JK触发器;特性表;状态图;3、同步D触发器（D锁存器）;状态图;集成同步D触发器;4.1.3 时钟触发器的触发方式;0;逻辑符号;2、主从JK触发器;特性表;电路特点;带清零端和预置端的主从JK触发器;带清零端和预置端的主从JK触发器的逻辑符号;集成主从JK触发器;与输入主从JK触发器的逻辑符号;二、 边沿触发器;下降沿时刻有效;逻辑符号;集成边沿D触发器;2、边沿JK触发器;边沿JK触发器的逻辑符号;集成边沿JK触发器;4.1.5 不同类型触发器之间的转换;1、将JK触发器转换为RS、D、T和T＇触发器;比较，得：;JK触发器→D触发器;JK触发器→T触发器;T触发器特性方程：;状态图;JK触发器→T＇触发器;T ＇触发器特性方程：;状态图;2、将D触发器转换为JK、T和T＇触发器;D触发器→T触发器;D触发器→T＇触发器;本节小结：;4.2 时序逻辑电路的分析与设计方法;4.2.1 时序逻辑电路概述;2、时序电路逻辑功能的表示方法;3、时序电路的分类;电路图;例;2;3;4;5;例;2;3;4;例;2;3;4;设计要求;例;4;状态方程;比较，得驱动方程：;检查电路能否自启动; 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输入Y 000000001000110;原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。;4;比较，得驱动方程：;例;次态卡诺图;Date;电路图;本节小结：;4.3 时序单元电路及时序MSI应用;4.3.1 计数器;在数字电路中，能够记忆输入脉冲个数的电路称为计数器。;一、 二进制计数器;时序图;电路图;3位二进制同步减法计数器;时序图;电路图;3位二进制同步可逆计数器;电路图;4位集成二进制同步加法计数器74LS161/163;双4位集成二进制同步加法计数器CC4520;4位集成二进制同步可逆计数器74LS191;4位集成二进制同步可逆计数器74LS193;2、二进制异步计数器;时钟方程：;3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。;3位二进制异步减法计数器;时钟方程：;3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。;二进制异步计数器级间连接规律;4位集成二进制异步加法计数器74LS197;选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。;状态方程;电路图;十进制同步减法计数器;状态方程;比较，得驱动方程：;十进制同步可逆计数器;选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2 、FF3表示。;时序图;状态方程;比较，得驱动方程：;十进制异步减法计数器;时序图;状态方程;比较，得驱动方程：;集成十进制异步计数器74LS90;三、 N进制计数器;用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。;用74LS197来构成一个十二进制计数器。 （1）写出状态SN的二进制代码。;用74LS161来构成一个十二进制计数器。;3、提高归零可靠性的方法;Date;二、M16的任意进制计数器的设计（2片74LS161级联） M=（147）10=2;清零法（异步），设置过渡状态;异步级联;???;三、用8421BCD码计数;用74LS161实现60进制计数;实验6 集成计数器及其应用;4、计数器容量的扩展;60进制计数器;同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。;12位