南理工EDAII优秀实验报告讲述.doc

南 京 理 工 大 学 EDA设计（） 作 者: 耿乐 学 号： 913000710013 学院(系): 教育实验学院 专 业: 测控技术与仪器 指导老师： 姜 萍 实验日期： 2016.03 摘 要 本次实验课题是基于QuartusII软件、SmartSOPCSmartSOPC实验系统中进行调试和验证以确保工程设计的正确性。本实验 关键词： verilog，多功能数字钟，多模式切换，Top-down Abstract This project is to use the software QuartusII to design a multi-function digital clock and use SmartSOPC experiment system to verify it. The digital clock complete with verilog language description. It includes timekeeping, hour-devision, minute-division, reset, maintain and hourly chime and other basic functions. Moreover, on the basis of the above functions, additional features such as the mode switching, stopwatch, alarm, bell and so on are added. Finally, the whole project is downloaded to SmartSOPC experiment system to debug and test to ensure the correctness of the engineering design.The experimental design using Top-down and modular design, the independent design of each functional circuit, and integration, and ultimately improve the performance of the obtained digital clock system. Keywords: verilog, Multi-function digital clock, mode-switch, Top-down目 录 一 1 1. 题目简介 1 2. 设计基本要求 1 3. 设计提高部分 1 二 2 三 2 1. 分频模块 2 2. 基本计时模块 4 a. 秒模块 4 b. 分模块 6 c. 时模块 7 d. 保持模块 8 e. 校时校分模块 9 3. 整点报时模块 9 4. 闹钟及彩铃模块 10 a. 闹钟设置模块 10 b. 比较模块 11 c. 彩铃模块 11 5. 秒表模块 12 6. 动态显示 13 a. 64选4模块 13 b. BCD译码器 16 7. 消颤模块 16 8. 顶层模块 17 四 19 1. 编译 19 2. 管脚分配 19 3. 下载验证 19 五 19 六 20 七 21 多功能数字时钟设计 设计要求 题目简介 设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。 设计基本要求 能进行正常的时、分、秒计时功能； 分别由六个数码管显示时分秒的计时，从左到右分别为时十位、时个位、分十 位、分个位、秒十位、秒个位； K1是系统的使能开关（K1=0正常工作， K1=1时钟保持不变）； K2是系统的清零开关（K2=0正常工作， K2=1时钟清零）； K3是系统的校分开关（K3=0正常工作， K3=1可以快速校分）； K4是系统的校时开关（K4=0正常工作， K4=1可以快速校时）； 设计提高部分 使系统具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”，59’55”，59’57”时报时频率为512Hz，59’59”时报时频率为1kHz）； 闹表设定功能； 彩铃功能：当闹钟打开时，时钟走到闹钟的电路时，响起《友谊天长地久》的音乐。 秒表功能； 静音功能； 开关的分配（实验板只有8个开关），实验中对其他开关的分配如下： K5 闹钟分调整 / 秒表启动停止 K6 闹钟时调整 / 秒表清零 K7 K8 00 时钟模式 01 静音模式 10 闹钟模式 11 秒表模式 表1.1 整体