基于74160计数器的电子时钟设计教程.doc

基于74160计数器的电子时钟 设计报告 学院： 专业：电子信息科学与技术 姓名： 学号： 设计目的 在了解数字钟的原理的前提下，运用刚刚学过的数字电路知识设计并制作数字钟，而且通过数字钟的制作进一步了解各种在制作中用到的中小规模集成电路的作用及其使用方法。 由于数字电子钟包括组合逻辑电路和时序电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，从而实现理论与实践相结合，并学会使用MAX+plus II软件的使用以及用DXP软件画原理图和制PCB版，增强实验设计能力和动手操作能力。 通过本次试验对电子线路知识的整合和电子线路设计能力的训练，并为后继课程的学习和毕业设计打下一定的基础。 设计任务及要求 1 实验任务 设计一种简易数字钟，该数字钟具有基本功能， 包括准确计时，以数字形式显示时、分，以二极管显示秒的时间和校时功能。 2 实验要求 （1）时的计时要求为12和24进制两种方式，分和秒的计时要求为60进制。 （2）准确计时，以数字形式显示时间，分小时，分钟和秒分别用两个七段显示来显示。 （3）可以校正时间，两个校时按键，分别校正小时和分钟。 设计方案 数字时钟电路是一个典型的数字电路系统，其由时，分，秒计数器以及校时和显示电路组成。本次设计利用集成十进制递增计数器(74160)和带译码器的七段显示数码管组成的数字钟电路。 具体设计流程可分为：用MAX+plus II完EPM7128SLC84-6内部功能的设计；显示电路的设计，和开关的设计；用DXP完成时钟电路硬制板的制作。 整体思想如图： 秒个位 显示器 秒十位 显示器 分个位 显示器 分十位 显示器 时个位 显示器 时十位 显示器 秒个位计数器 译码器 译码器 译码器 译码器 译码器 译码器 秒十位计数器 秒个位计数器 分个位计数器 时个位计数器 分十位计数器 时十位计数器 晶体振荡电路 校分控制电路 校时控制电路 12小时-24小时 转换电路 一 EPM7128SLC84-6内部电路设计 时钟起振电路 该电路给数字钟提供一个频率稳定准确的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都须使用晶体振荡器电路。如图： （起振电路） 2、利用两片74160组成60进制递增计数器（秒钟、分钟部分） 利用两片十进制递增计数器74160组成的同步60进制递增计数器如图： （秒钟部分电路） 其中个位计数为十进制形式。个位与十位计数器之间采用同步级连方式，将个位计数器的进位输出控制端RCO接至十位计数器容许端ENP，ENT，完成个位对十位计数器的进位控制。选择十位计数器QC与QA和个位计数器QD和QA做反馈端，经与非门输出控制LDN置数端，接成六进制计数形式。当计数器状态为59时，重新置并输出一进位（S-JW）。 其仿真波形为： 分钟部分电路与秒钟部分相似，当计数器状态为59时，重新置并输出一进位（M-JW）。 （分钟部分电路） 其仿真波形为： 3、用两片74160组成24/12进制递增计数器（时钟部分） 由两片74160组成的能实现12和24进制转换的同步递增计数器如图： （小时部分电路） 图中个位与十位计数器均为十进制计数形式，采用同步级连方式。选择十位计数器的输出端QB和个位计数器的输出端QC作为反馈，可实现24进制递增计数。若选择十位计数器的输出端QA与个位计数器的输出端QB作为反馈，则可实现12进制递增计数。 因为需要实现12进制与24进制的转换，这里做了一个JK触发器，如图： （JK触发器） 当J，K都接高电平时，CLK通过下降沿有效，使Q端的输出在高，低电平之间转换，通过图中的门电路实现当Q为高电平时是12进制，Q为低电平时是24进制。 4、EPM7128SLC84-6内部整体电路 将以上各电路分别集成秒控制块（S-CT）,分控制块（M-CT）和小时控制块（H-CT）,并加上晶体振荡电路，各控制端和各个输出端，连接成时钟内部控制电路，如图： 图中，按键M-CT可将秒脉冲直接引入分计数器，实现分钟校时；按键H-CT可将秒脉冲直接引入小时计数器，实现时钟校时；24-12CT可将下降沿引入小时计数器，实现12小时制与24小时制的转换。图中24个输出端可接8个译码器，最后在显示器上实现小时，分钟与秒钟的显示。 整体电路仿真波形为： 4、EPM7128SLC84-6内部引脚分布 在MAX+plus II中对其各引脚功能的分布如图： 其外围电路引脚的实际连接如图： 二 EPM7128SLC84-6外围电路的设计 1外接晶振电路 晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。用外接1MHZ的无源晶振来为内部提供1MHZ时钟信号，晶振旁边加两个小电容来时震荡频率更