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VHDL设计方法 —用VHDL语言实现可编程数字系统设计 VHDL设计方法 VHDL概述 VHDL的设计单元 VHDL的基本语法结构 第一部分 VHDL 概述 VHDL的含义 VHSIC (Very High Speed Integrated Circuit) Hardware Description Language VHDL历史 1982年， 诞生于美国国防部赞助的VHSIC项目 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 ，即IEEE-1076（简称87版) 1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本 1996年，IEEE-1076.3成为VHDL综合标准 VHDL特点 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力 VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟 VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表 VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计 VHDL与其他HDL比较 VHDL—“告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路” Verilog—和VHDL类似 ABEL、AHDL—“告诉我你想要什么样的电路，我给你提供这样的电路” 典型的综合流程 典型的仿真流程 第二部分 VHDL的设计单元 VHDL的设计单元 Entity(实体)用来说明模型的外部输入输出特征 Architecture(构造体)用来定义模型的内容和功能 每一个构造体必须有一个实体与它相对应，所以两者一般成对出现 实体 类似一个“黑盒”，实体描述了“黑盒”的输入输出口 实体举例 ENTITY black_box IS Generic ( constant width : integer := 7；); PORT ( clk, rst: IN std_logic; d: IN std_logic_vector(width DOWNTO 0); q: OUT std_logic_vector(width DOWNTO 0); co: OUT std_logic); END black_box; Generic 类属参量 一种端口界面常数，用来规定端口的大小、实体中子元件的数目等 与常数不同，常数只能从内部赋值而类属参量可以由实体外部赋值 数据类型通常取Integer或Time 综合器仅支持数据类型为整数的类属值。 PORTS 端口（PORT）是实体的一部分 PORT 类似于器件的管脚，主要用于信号的传输 PORT 一般有 Name, Mode, 和 Type 端口说明格式PORT（[SIGNAL] Name：Mode Type [BUS] [:=表达式 ] ，… ） 端口类型 IN： 数据只能从端口流入实体 OUT： 数据只能从端口流出实体 INOUT： 数据从端口流入或流出实体 BUFFER：数据从端口流出实体，同时可被内部反馈 数据类型 BIT ：位类型，其值只能为 ‘0’或 1‘ BIT_VECTOR ：位矢量类型，包含一组位类型 BOOLEAN：布尔类型，其值可为 ‘TRUE’或‘FALSE’ INTEGER：整型，范围为-214783647到214783647（232），综合时，要对范围加以限制。常用于循环语句的循环次数、常量、数学函数或模式仿真 Natural：自然数类型，整型的子类型，含零和正整数 Positive：正整数类型，整型的子类型，含非零和非负整数 REAL：浮点类型，范围为：-1.0E38到1.0E38很多综合器不支持该类型 数据类型 枚举类型：用户定义的数据类型例： TYPE traffic_light IS (red, yellow,green ) TYPE int IS RANGE 0 TO 100 数组类型：分一维数组和二维数组，限定性和非限定性数组例： TYPE Bit_Vector IS ARRAY (Natural RANGE) OF Bit; TYPE Word IS ARRARY (31 downto 0) OF Bit; SUBTYPE：子类型，一般用来对其父类型加以限制例： SUBTYPE Std_Logic IS resolved Std_Ulogic TIME：时间类型，范围和整型一样，表达时要