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毕 业 论 文 论文题目：基于FPGA 的HDB3 码编译码器的设计 基于FPGA 的HDB3 码编译码器的设计 学 生：姜睿 指导老师：梁玉红 学　　院：湖北汽车工业学院科技学院 专　　业：电子信息工程 班　　级：ＫＴ６８３－１ 提纲 第一部分：研究概述 第二部分：论文框架 第三部分：相关概论 第四部分：研究方法与过程 第五部分: 主要结论 研究概述 本设计是基于 EMP7128设计的一个完整的 HDB3 码的编译码器。给出了硬件设计电路图、软件设计流程和HDB3编译码器的仿真波形。 本设计中编码器部分采用专用集成芯片CD22103和VHDL建模两种方法来实现。译码器中除了包含有译码的电路外，还包含有单双极性转换，误码检测和位同步提取等功能。双单极性变换的作用是使得双极性的 HDB3 码能够进入 CPLD，同时易于做数字逻辑分析。 论文框架 相关概念 译码器：译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。 编码器：　编码器（encoder）是将信号（如比特流）或数据进行编制、转换为可用以通讯、传输和存储的信号形式的设备。 ＦＰＧＡ：FPGA（Field－Programmable Gate Array），即现场可编程门阵列。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 ＨＤＢ３：HDB3 又叫做三阶高密度双极性码 C P L D: 又叫做复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。 研究方法与过程 FPGA的设计方法 HDB3译码器的FPGA设计流程 Max-plusⅡ软件设计流程 HDB3编码原理 HDB3 码的编码原理可简述为：在消息的二进制代码序列中，①当连‘0’码的个数不大于3 时，HDB3 编码规律与AMI 码相同，既‘1’码变为‘+1’、‘-1’交替脉冲；②当代码序列中出现4 个连‘0’码或超过4 个连‘0’码时，把连‘0’段按4 个‘0’分节，即“0000”，并使第四个‘0’码变成‘1’码，用V 脉冲表示。这样可以消除长连‘0’现象。为了便于识别V 脉冲，使V 脉冲极性与前一个‘1’脉冲极性相同。这样就破坏了AMI 码极性交替的规律，所以V 脉冲为破坏脉冲，把V 脉冲和前3 个连‘0’称为破坏节“000V”；③为了使脉冲序列仍不含有直流分量，则必须使相邻的破坏点V 脉冲极性交替；④为了保证②、③两条件成立，必须使相邻的破坏点之间有奇数个‘1’码。如果原序列中破坏点之间的‘1’码为偶数个，则必须补为奇数，即将破坏节中的第一个‘0’码变为‘1’，用B 脉冲表示。这时破坏节变为“B00V”形式。B 脉冲极性与前一个‘1’脉冲极性相反，而B 脉冲极性和V 脉冲极性相同。 代码： 1000 0 1000 0 1 1 000 0 l 1 AMI 码： -1000 0 +1000 0 -1 +1 000 0 -1 +1 HDB3 码：-1000 -V +1000 +V -1 +1 -B00 -V 　+1 -1 HDB3译码原理 对于译码部分从上面的编码原理可以看出，只要将HDB3 码中的‘B’和‘V’变成‘0’，‘-1’变成‘1’，‘0’保持不变，并把归零码变成非归零码，这样就实现了译码。译码部分的关键就是要找出信号中的 V 的位子。由于CPLD 不能接收-5V 的电平，所以，首先利用双单极性变换电路将HDB3 码变换成两路信号，分别对应着pHDB3 和nHDB3 两路信号，其中pHDB3 路信号对应着正极性通道，即只有+1、+B 和+V 信号从该通道中通过，而负极性的信号在此通道中为0；nHDB3 路信号对应着负极性通道，其原理与上相同。把两路信号送入CPLD 中后，就可以用逻辑电路来实现对V 的判决，找出V 后，并把V 和V 前面的第三个码元变为‘0’(因为V 一定是出现在四个连零串中的最后以为，所以V 前面的第三个码元一定对应着‘0’，这样就实现对B 的转换)，即可实现译码。对于本设计来说要做好三个部分：单双极性变换、位同步提取、判断破坏性码 主要结论 HDB3码(3阶高密度双极性码)保持AMI码极性反转的特点，减少了连0串的长度，有利于提取定时信息．通过对HDB3码编码原理的分析，提出一种基于FPGA的编码方法，并给出了VHDL语言的实现方法及仿真波形．此方法采用2位二进制码实现，在插入破坏符号的同时始终保持极性反转，简化了编程步骤，运行速度快，延时