东北大学EDA课程设计报告(VHDL).doc

课 程 设 计 报 告 设计题目：用VHDL语言实现数字钟的设计 班 级：电子信息工程1102班 学 号： 2011 姓 名： 指导教师：李世平 设计时间：2014年1月 摘要 本设计采用的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的FPGA结构，成为设计专用集成电路和其他集成电路的主流。通过应用VHDL对数字时钟的设计，达到对VHDL的理解，同时对CPLD器件加深了解。能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。本设计为一个多功能的数字钟，采用EDA技术。以硬件描述语言VHDL为系统逻辑描述手段设计文件，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。系统由时钟模块、控制模块、计时模块、数据译码模块以及显示模块组成。具有年、月、日、时、分、秒计数显示、校时、清零等简单功能，以24小时循环计数。并在计算机上运用ise软件进行仿真调试通过。 关键词：数字钟 EDA技术 仿真图 硬件描述语言 VHDL 目 录 摘要………………………………………………………………………2 1、课程设计目的……………………………………………………………4 2、课程设计内容及要求……………………………………………………4 2.1 设计内容……………………………………………………………4 2.2 设计要求……………………………………………………………4 3、VHDL程序设计…………………………………………………………5 3.1 方案论证……………………………………………………………5 3.2 设计思路与方法……………………………………………………6 3.2.1 设计思路…………………………………………………… 6 3.2.2 设计方法…………………………………………………… 6 4、仿真与分析………………………………………………………………7 5、设计结果…………………………………………………………………8 6、课程设计总结………………………………………………………… 11 7、参考文献……………………………………………………………… 13 1、课程设计目的 掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法。理论与实践相结合在实践中验证理论知识，有利于基础知识的理解、巩固课堂上所学内容；自己动手完成从设计输入、逻辑综合、功能仿真、设计实现到实现编程、时序仿真，有利于逻辑思维的锻炼和动手能力的培养。熟悉各类计数器的特点；掌握多个数码管显示的原理与方法；领会VHDL语言的设计思想；对整体的设计有一个系统性的了解。 2、课程设计内容及要求 2.1 设计内容 （1）功能模块划分——按照“自顶向下”的设计方法进行功能模块划分； （2）VHDL代码输入——利用ise软件完成VHDL语言对系统功能的描述； （3）功能仿真——添加波形文件，设计输入，观察输出，检查自己的设计是否达到和完成要求的逻辑功能； （4）逻辑综合——将以上的设计输入编译成标准的VHDL文件，进行代码级的功能仿真，将高层次描述转化为硬件电路并选择适当的电路实现方案，生成门级描述的网表文件； （5）优化——对于上述综合生成的网表文件，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，以减小电路规模。 （6）时序仿真——利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的。它模拟芯片的实际动作，仿真时间模型严格将门级延时计算在内，可以分析出竞争与冒险，时序仿真验证过的电路与实际电路基本上一致； （7）适配器选择——利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。 2.2 设计要求 用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1. 3、VHDL程序设计 3.1 方案论证 该课题的实现方案如下：先对16HZ的信号进行分频使