基于CPLD分组与交织器的设计.pdfVIP

艽 与 升 发 基于 CPLD分组与交织器的设计 徐运武 ．李 艳 (广 东松 山职业技术学院， 广东韶关 512126) 机 、8951单片机 、SRAM 和LAqqqCE的 CPLD器件 MACH 4512．完成分组码+交织 与解分组码+解交织器的 到 CPLD进行处理，待 CPLD处理完后，将处理后数据送 回，能明确看到分组码的检错能力与最小码距鲍关幂 差错的能力 。 片机 ；CPLD：SRAM；交织 中图分类号 ：TM914．61 文献标识码 ：B 文章编号 ：1009～9492 (2010)12—0106—04 l 刖 置 差错 ，则在接收端 的去交织时会将非连续的信息比特恢复 在数字通信技术当中，为了提高信息传输 的可靠性 ， 成连续 比特 ，但 同时会将突发差错转换为随机差错 。然后 通常在将信源产生的信号经过信源编码后再经信道编码送 再利用信道解码 的检纠错功能 ，对随机差错进行纠正 ．从 人信道传输 。而分组码和交织技术是最常用 的信道编码技 而提高信息传输 的可靠性 。交织的效果取决于信道噪声 的 术 ，复杂可编程门阵列 (CPLD)用硬件完成算法 ，既可配 特点和交错方式 。最简单 的交织器是一个 nxm的存储阵 置 ，又能实现高速处理 ，可以同时提高系统 的整体性能和 列 。码流按行输 入后按 列输 出。 资源利用率 ，具有高集成度 、强逻辑功能和高灵活性 的特 点，在通信系统 的设计 中应用十分广泛 。文 中以Lattice MACH 4384的CPLD为 核心芯片 ．并 实现 了分 组码+交织 数据入 编码器 交织器 信道 去交织 译码器 数据出 与解分组码+解交织器的设计 ．各模块采用 VHDL语言设 图 l 带交织器的传输 系统 计 ，采用 ispLEVER软件进行仿真 ，并下载到 CPLD芯片 中 …，加深对分组码和交织技术的理解 ，也为在实 际工程 图2是一个适用于码长 N=7的 5~7行列交织器的示意 中的推广应用提供一个新的实现方案 。 图，从 图中看到 ，码流的顺序 l，2，3…，7，8…经交织 2分组与交织的原理 器后变为 l，8，15，22，29，2，9…。现假设信道 中产生 图 l是带交织器的传输系统框图。一个长为 7／,的分组 了5个连续 的差错 ，如果不交错 ，这 5个差错集 中在 1个 码 ，码字有两部分构成 ：信息码元 (k位)+监督码元 (r 或 2个码字上 ，很可能就不可纠 。采用交错方法 ，则去交 位)。监督码元是根据一定规则南信息码元变换得到的 ， 错后差错分摊在 5个码字上 [2]，每码字仅一个。 变换 规 则 不 同就 构 成不 同的分 组 码 ：在接 收端 根据信息码元 与监督 1、 码元的关系对所传输的信息进行检 7 6 5 4 3 2 1 纠错 。其检错 能力与监督码元 的位 l4 I3 l2 ll l0 9 8 2l 20 19 l8 I7 l6 l5 一 数有关 。 28 27 26 25 24 23 22 交织技术实质包括发送端 的交 织和接 收端 的去交织 。在发送端 ． 35 34 33 32 3l 30 29 目 编码后的信息输入