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学兔兔 第2期 (总第 177期) 机 械 工 程 与 自动 化 NO．2 2013年 4月 MECHANICAL ENGINEERING AUTOMATION Apr． 文章编号：1672—6413(2Ol3)O2—0057—03 基于 VHDL的数字锁相环设计及 Modelsim仿真 赵 玮，齐向东 (太原科技大学 电子信息工程学院，山西 太原 030024) 摘要：根据 电力设备通信的同步性要求，提出了一种数字锁相环的设计方案。采用VHDL设计语言，运用 Modelsim仿真软件进行设计 ，根据波形 图深入分析 了数字锁相环 的工作过程 以及变模 K值对结果的影响， 并在 CPLD上实现数字锁相环的实际应用，得到了较为理想的设计指标。 关键词 ：VHDL；数字锁相环 ；Modelsim)CPLD；仿真 中图分类号：TP391．9：TN911．8 文献标识码 ：A 0 引言 相器输出高电平 “1”时，变模计数器做减计数 ，直到产 在电力系统数据通信方面，同步性是系统稳定的 生借位信号；反之，当鉴相器输出低 电平 “0”时，变模计 重要因素，直接决定通信任务的成败，锁相环的出现有 数器做加计数，直到产生进位信号。计数器的模值可 效地解决了这一问题 。锁相环[1]对接收到的信号进行 以由程序设定 ，用来优化锁相环路锁相时间和锁相误 处理，提取出时钟的相位信息，并根据这个相位信息输 差的关系。当相位未锁定时，鉴相器 的输出呈现出的 出一个与之相干的时钟信号，达到对信号频率的跟踪， 波形是一个 占空比动态变化的方波信号，环路相位锁 保证了系统通信 的稳定。 定时，鉴相器的输 出为 占空 比5O 的方波信号。 随着数字电子技术 的发展，性能更加稳定可靠的 一 输入 数字锁相环 DPLL逐渐成为锁相环技术的发展方 向。 相位差信 数字锁相环具有数字电路可靠性高、集成度高、可编程 控制等优点，有效地避免了模拟锁相环的零点漂移、器件 输出信号 进位加 借位减 饱和以及抗干扰能力差等缺点，此外，数字锁相环在软件 控制方面的优势明显，可以利用软件程序针对不同场合 的数字锁相环进行优化设计，大大降低了硬件成本。 本文对数字锁相环的原理进行分析，提 出了一种 图 1 数 宇锁 相环 工作原理示意图 数字锁相环路的简单有效方案 ，采用 VHDLL2设计语 进位和借位信号作为脉冲加减计数器的输入信号 言，运用Modelsim仿真软件进行设计，并在 CPLD上 控制对时钟信号的调整输出。当产生进位信号时，脉 实现数字锁相环的实际应用。 冲计数器减少一个高频时钟周期宽度的脉冲，导致输 1 数字锁相环工作原理 出波形后移一个时钟周期 。同样，当产生借位信号时， 数字锁相环工作原理如图 1所示 ，它主要由鉴相 脉冲计数器增加一个高频时钟周期宽度的脉冲 ，导致 器、变模双向计数器、脉冲加减计数器和分频器构成。 输出波形前移一个时钟周期 。 输入信号进入鉴相器，输 出信号取 自分频器 。各模块 调整后的信号最后经过分频器产生输 出信号，成 之间的信号均为锁相环 内部信号。 为新的鉴相器输入信号。这时一个调整周期结束，经 这里采用的鉴相器是一个异或门鉴相器，输入信