Altera_FPGA和CPLD_设计学习笔记特权完善).pdfVIP

FPGA\CPLD 设计学习笔记 题记：这个笔记不是特权同学自己整理的，特权同学只是对这个笔记做了一 下完善，也忘了是从那 DOWNLOAD 来的，首先对整理者表示感谢。这些知识点确 实都很实用，这些设计思想或者也可以说是经验吧，是很值得每一个有志于 FPGA/CPLD方面发展的工程师学习的。 1、硬件设计基本原则 (1)、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的 频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这 就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法 达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整 个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再 对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。 (2)、硬件原则：理解HDL本质 (3)、系统原则：整体把握 (4)、同步设计原则：设计时序稳定的基本原则 2、Verilog 作为一种 HDL 语言，对系统行为的建模方式是分层次的。比较重要 的层次有系统级（system）、算法级（Algorithm）、寄存器传输级（RTL）、逻辑 级（Logic）、门级（Gate）、电路开关级（Switch）。 3、实际工作中，除了描述仿真测试激励（Testbench）时使用for循环语句外， 极少在RTL级编码中使用for循环，这是因为for循环会被综合器展开为所有变 量情况的执行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资 源，造成巨大的浪费。一般常用case语句代替。 4、if…else…和case在嵌套描述时是有很大区别的，if…else…是有优先级的， 一般来说，第一个 if 的优先级最高，最后一个 else 的优先级最低。而 case 语 句是平行语句，它是没有优先级的，而建立优先级结构需要耗费大量的逻辑资源， 所以能用case的地方就不要用if…else…语句。 补充：1.也可以用if…; if…; if…;描述不带优先级的“平行”语句。 5、FPGA一般触发器资源比较丰富，而CPLD组合逻辑资源更丰富。 6、FPGA和CPLD的组成： FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的 布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。 CPLD的结构相对比较简单，主要由可编程I/O单元、基本逻辑单元、布线池 和其他辅助功能模块组成。 7、Block RAM: 3种块RAM结构，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM(64Kbit). M512 RAM:适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等； M4K RAM: 适用于一般的需求 M-RAM: 适合做大块数据的缓冲区。 Xlinx 和 Lattice FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储 结构，这种技术被称为分布式RAM。 补充：但是在一般的设计中，不提倡用FPGA/CPLD的片内资源配置成大量的 存储器，这是处于成本的考虑。所以尽量采用外接存储器。 8、善用芯片内部的 PLL 或 DLL 资源完成时钟的分频、倍频率、移相等操作，不 仅简化了设计，并且能有效地提高系统的精度和工作稳定性。 9、异步电路和同步时序电路的区别 异步电路: 电路核心逻辑有用组合电路实现； 异步时序电路的最大缺点是容易产生毛刺； 不利于器件移植； 不利于静态时序分析（STA）、验证设计时序性能。 同步时序电路: 电路核心逻辑是用各种触发器实现； 电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的； 同步时序电路可以很好的避免毛刺； 利于器件移植； 利于静态时序分析（STA）、验证设计时序性能。 10、同步设计中，稳定可靠的数据采样必须遵从以下两个基本原则： (1)、在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的 Setup 时间之久，这条原则简称满足Setup时间原则； (2)、在有效时钟沿到达后，数据输入至少还将稳定