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在QuartusII中用原理图输入法设计8位全加器
VHDL与集成电路设计实验报告
实验二：在QuartusII中用原理图输入法设计8位全加器
姓名 院系 学号 任课教师 指导教师 评阅教师 实验地点 实验四号楼611室 实验时间 2012 年 11月 实验目的： 熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试 实验原理：
一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照6.1节的方法来完成 实验内容： 实验内容1：按照6.1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout
实验内容2：实验内容2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout 实验过程： 先建立工程，再建立第一个半加器.bdf文件，进行元件逻辑器件选择，放置好端口器件，连接好线，改好名字
进行编译综合。
再在半加器的基础上建立全加器。注意半加器要进行包装成一个元件。
再在全加器的基础上建立起8位全加器。同样要把全加器进行包装。
仿真分析：建立一个.vwf文件，设定好各个输入端口频率，进行仿真分析。
硬件测试：引脚锁定，综合，接实验箱的线，打开电源，如果没有驱动，进行驱动选择。
点击下载按钮，进行下载测试。
5、测试过程及结果：引脚锁定4个按键，按前两个按键，前两位的数码管的前两个数码管显示两个数，还有另外两个数码管6/5显示和，按另外两个键，后两位的数码管显示当前的数，结果那6/5两个数码管显示这两个数加起来的和。 仿真波形图： 8位全加器：
半加器：
全加器：
原理图： 8位全加器：
半加器：
全加器：
实验总结：
通过这次实验，学会了如何利用原理图的方法编译一个8位的加法器。这也让我懂得怎么利用原理图来绘制一些其他的数字器件。在这个实验中，遇到很多麻烦，像不会包装元件，以及引脚锁定。但是遇到问题，我不怕，因为我知道问题是个很好的老师。
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