Verilog设计进阶浅析.ppt

第八章 Verilog 设计进阶 材料与能源学院微电子工程系 第八章 Verilog 状态机设计技术 材料与能源学院微电子工程系 * 第八章 Verilog 设计进阶 §8.1 分频器设计 §8.2 Verilog 有限状态机设计 §8.1 分频器设计 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。 在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 偶数倍(2N)分频 偶分频比较简单，假设为N分频，只需计数到N/2－1，然后时钟翻转、计数清零，如此循环就可以得到N(偶)分频。 例:module fp_even(clk_out,clk_in,rst); output clk_out; input clk_in,rst;; reg [1:0] cnt; reg clk_out; parameter N=6; always @ (posedge clk_in or negedge rst) begin if(!rst) begin cnt = 0; clk_out = 0;??end else begin??if(cnt==N/2-1) begin clk_out = !clk_out; cnt=0; end ??????? ?else???cnt = cnt + 1; end end endmodule 可以通过改变参量N的值和计数变量cnt的位宽实现任意偶分频。 奇数倍(2N+1)分频 用两个计数器，一个由输入时钟上升沿触发，一个由输入时钟下降沿触发，最后将两个计数器的输出相或，即可得到占空比为50%的方波波形。 【例】: module count_N(reset, clk, cout); input clk, reset; output wire cout; reg[4:0] m, n; reg cout1, cout2; parameter N=13; always @(posedge clk) //时钟上升沿计数 begin if(!reset) begin cout1=0; m=0; end else begin if(m==N-1) m=0; else m=m+1; if(m(N-1)/2) cout1=1; else cout1=0; end end always @(negedge clk) //时钟下降沿计数 begin if(!reset) begin cout2=0; n=0; end else begin if(n==N-1) n=0; else n=n+1; if(n(N-1)/2) cout2=1; else cout2=0; end end assign cout=cout1|cout2; //两个计数器的输出相或 endmodule 模13奇数分频器功能仿真波形图（Quartus Ⅱ） 半整数(N-0.5)倍分频 假设有一个5 MHz的时钟信号，但需要得到2 MHz的时钟，分频比为2.5，此时可采用半整数分频器。 半整数分频器的设计思想：要实现N-0.5分频，可先设计一个模N计数器，再设计一个脉冲扣除电路，加在模N计数器之后，每来N个脉冲就扣除半个脉冲，即可实现分频系数为N-0.5的半整数分频。 半整数分频器原理图如一图所示，异或门和2分频模块组成脉冲扣除电路。 【例】: module fdiv5_5(clkin, clr, clkout); input clkin, clr; output reg clkout; reg clk1; wire clk2; integer count; xor xor1(clk2,clkin,clk1); //异或门 always@(posedge clkout or negedge clr) //2分频器 begin if(!clr) begin clk1=1b0; end else clk1=~clk1; end always@(posedge clk2 or negedge clr) //模5分频器 begin if(!clr) begin count=0; clkout=1b0; end else if(count==5) //要改变分频器的模，只需改变count的值 begin count=0;