AllegroPCB层叠设定.doc

Cadence Allegro 16.5层叠 对于刚学习Cadence Allegro ，或者刚从其他EDA软件（如Protel）转为Allegro使用上的朋友，其颜色设置、层叠意义往往使人望而却步。如此多的额叠层，更细致的、更可靠的层叠设置，如何更好的理解和把握，哪些层叠对于我们设计是常用或必需的呢，我将在以下做详细的介绍。 打开Cadence Allegro 16.5，进入Cadence PCB设计环境，点击工具栏的按钮，或执行菜单Display/Color/Visibility命令，打开层叠颜色设置的界面，以此为基础，我来介绍详细的层叠意义。 在弹出的颜色设置对话框中可以看到，Cadence Allegro 16.5设计环境将颜色设置分为不同类型层叠，根据个人习惯分别进行设置，要设置好，先必须了解各个层叠的具体意义。 PCB基本叠层Stack-up设置 Subclass子层叠，表示PCB中具体层叠，包括：Top层、Bottom层、内层（POW/GND）、阻焊层（Soldermask_Top/Soldermask_Bottom）、加焊层（Pastemak_Top/Pastemask_Bottom），其他Subclass子层叠目前设计中不需要用到，包括底片应用层（Filmmasktop/Filmmaskbottom）等，这些不常用的层叠不用花时间去了解的，与目前无关。 子层叠相应的对象Objects，与上述的Subclass一起使用，用以显示不同子层叠上相应对象，包括子层叠上对应的Pin引脚、Via过孔、Etch走线、DRC规则错误、Plan覆铜平面、Anti Etch隔离走线（用于铜皮分割），这样既可配合子层叠，设置对应层不同对象的颜色。此外，Boundary轮廓、Cativy埋入式器件腔体等对象暂时不用去考虑，与现在大部分PCB设计暂时没有关系。 PCB区域叠层Areas设置 高速PCB设计经常会用到区域的概念，包括：Constraint Region高速区域约束的特殊规则区域、Route Keep Out禁止布线区域、Via Keep Out禁止放置过孔区域、Package Keep Out禁止布局区域、Package Keep In允许布局区域、Route Keep In允许布线区域，这里的区域都需要熟悉，我们在做高速协同的PCB设计时，这些区域叠层都必须用到的。 PCB总体结构层叠Board Geometry 在Allegro PCB设计中，其总体的结构层叠就在Board Geometry的层叠设置中，其中很多层叠对于我们PCB设计而言，是不用考虑的。 下面介绍下PCB工程师主要关注的层叠，包括PCB板框层Outline、PCB的丝印（Silkscreen_Top/Silkscreen_Bottom）、PCB板材阻焊层（Soldermask_Top/Soldermask_Bottom）,在Board Geometry中我们只要掌握这几个Subclass子层叠即可，其他层叠电子工程师可以不用考虑。 封装层叠设置Package Geometry 在Package Geometry层叠中的子层叠均为封装的层叠，包括封装的装配层（Assembly_Bottom/Assembly_Top）、封装引脚号（Pin_Number）、封装外形（Place_Bound_Top/Place_bound_Bottom）以及封装的加焊层、阻焊层等，这些常用的子层叠熟悉即可。此外，其他的封装子层叠，我们暂时不去考虑，一般不会用到，这里都是建封装库对应封装外形的层叠。 埋入式器件层叠设置Embedded Geometry 在Cadence Allegro 16.5版本中，软件增加了埋入式器件的设计环境，即Embedded Component，对应Embedded Geometry即用以设置埋入式器件的层叠。这里埋入式器件对应的层叠与普通器件类似，目前大部分PCB设计还没有大量采用埋入式器件，因此使用率极小，暂时不做介绍。 器件信息层叠设置Component 对于PCB上器件而言，封装信息仍不能完全反应器件信息，Package Geometry封装层叠中只有封装本身的层叠，还不包括器件信息。在Component该层叠中，我们即可设置器件的其他信息，其纵向Subclass中一般只考虑器件装配层信息（Assembly_Top/Assembly_Bottom）以及丝印层信息（Silkscreen_Top/Silkscreen_Bottom）；横向表示器件信息层叠，包括器件值Component Value、器件类型Device Type、器件位号Ref Des、器件误差Tolerance等器件信息。我们掌握这些器件信息层叠即