第6章 应用实例设计.ppt

第6章 应用实例设计 6.1 乘法器的FPGA设计与实现 6.2 FFT的FPGA设计与实现 6.3 有限脉冲响应(FIR)数字滤波器的FPGA设计与实现 6.4 线性分析、 循环码编码译码器的FPGA设计与实现 6.5 线性反馈移位寄存器LFSR的FPGA设计与实现 6.1 乘法器的FPGA设计与实现 6.1.1 乘法的基本原理 在二进制乘法中， 乘法的基本算法常可用所谓的一位乘法和两位乘法进行。 进行这种乘法运算时， 通常分别用乘数的一位或二位与被乘数相乘， 再把部分积加起来。 例 分别用一位乘法和两位乘法求下式的积: 01001110 解 (1) 用一位乘法求积。 (2) 用两位乘法求积。 把乘数按下列方法分成两位一组: 01 00 11 10 ↓ ↓ ↓ ↓ (1) (0) (3) (2) 那么， 用10乘以被乘数B时， 为2B。 它可以用被乘数左移一位来实现， 即011101010; 用11乘以被乘数时， 为3B， 即为101011111; 用0乘以被乘数 用1乘以B， 即为B 再把上述部分积移位后相加， 如下所示: 0 1 1 1 0 1 0 1 ×(1) (0) (3) (2) 0 1 1 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 + 0 1 1 1 0 1 0 1 1 0 0 0 1 1 1 0 1 0 0 1 1 0 6.1.2 乘法器的电路实现 归纳起来， 常用来实现硬件乘法运算器的方法大致有如下几种： ·移位相加； ·查找表； ·加法器树； ·逻辑树； ·混合乘法器。 本节简要介绍如上所述的乘法器的设计实现方法。 1. 移位相加乘法器 移位相加是最基本的乘法器设计思路， 实现起来较为简单。 它的设计思想就是根据乘数的每一位是否为1进行计算， 若为1则将被乘数移位相加。 这种方法硬件资源耗用较少。 以8位移位相加乘法器为例， 其实现过程如下。 先对乘数的最低位进行判断是否为1。 如果为1， 则把被乘数相加， 然后被乘数向高位移1位， 乘数向低位移1位； 如果为0， 则被乘数不相加而仍然向高位移1位， 乘数向低位移1位。 如此循环判断8次， 结束运算。 这个乘法器的VHDL源代码可如下所示：  8位移位相加乘法器  LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY mult_8 IS PORT(product: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); a: IN STD_LOGIC_VECTOR(7 DOWNTO 0); b: IN STD_LOGIC_VECTOR(7 DOWNTO 0); rst : IN STD_LOGIC; clk : IN STD_LOGIC); END mult_8; ARCHITECTURE mult_8 OF mult_8 IS SIGNAL b_tmp: STD_LOGIC_VECTOR(7 DOWNTO 0); 用于记录乘数 SIGNAL a_tmp: STD_LOGIC_VECTOR(15 DOWNTO 0); 