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第五章 微处理器的硬件特性 (4学时) 第一节 8088引脚功能 8088为40条引线、双列直插式封装。它们的40条引线排列如图5.1所示。8088有最小组态（单微处理器组成的小系统）和最大组态（多处理器系统）两种工作模式，从图5.1所示，大部分引脚在两种组态下功能是一样的，只有8根引脚的名称及功能不同（24脚~31脚）。由于在PC机内，8088工作于最大组态，所以在引脚功能介绍时，为了突出重点我们只介绍最大模式的引脚功能。 ? 封装技术 ? 5.1.1 8088总线周期概念 1. 指令周期： CPU执行一条指令的时间（包括取指令和执行完该指令所需的全部时间）称为一个指令周期。 2. 总线周期：通过外部总线对存储器或I/O端口进行一次读/写操作的过程称为总线周期。因此，一个指令周期由若干个总线周期组成。而一个总线周期由若干时钟周期T组成。 3. 时钟周期：也就是系统主时钟频率的倒数，它是CPU的基本时间计量单位，例如，某CPU的主频为5MHz，则其一个时钟周期就是200ns，若主频为10MHz，则一个时钟周期为100ns。 5.1.1 8086/8088CPU的一个基本总线周期由4个时钟周期（T1，T2，T3，T4）组成，时钟周期也称为时钟状态，即T1状态、T2状态、T3状态和T4状态。每一个时钟周期（时钟状态）内完成一些基本操作。例如： 在T1状态，CPU往数据/地址多路复用总线上发出访问存储器或I/O端口的地址信息。 在T2状态，CPU从总线上撤销地址，若为读周期发出“RD”控制信号，使数据/地址多路复用总线的低8位处于高阻抗状态，以便CPU有足够的时间从输出地址方式转变为输入数据方式，接着在T3～T4期间，CPU从总线上接收数据。若为写周期发出“WR”控制信号，由于输出数据和输出地址都是写总线过程，因而不需要缓冲时间，CPU在T2～T4期间把数据放到总线上。 在T3状态，数据/地址分时复用线的低8位上出现由CPU输出的数据或为CPU从存储器或I/O端口读入的数据。 在T4状态，8088完成数据传送，是控制信号变为无效，结束总线周期。 5.1.2 8088的地址和数据线 AD7～AD0：8位地址/数据总线，分时复用、双向、三态。 A15～A8：地址线，三态输出。 A19/S6～A16/S3：地址/状态线，分时复用、输出、三态。在总线周期的T1状态作地址线用，A19～A16输出高4位地址。在总线周期的T2?T4状态作状态线用，S6～S3输出状态信息，其中：S6恒为0。S5指示中断允许标志IF的当前状态，S5 ＝ 1，表示当前允许可屏蔽中断请求，S5=0，则禁止一切可屏蔽中断。S4和S3用以指示是哪一个段寄存器正在使用，其编码和使用的段寄存器如下：00为ES，01为SS，10为CS，11为DS。 5.1.3 微型计算机的基本工作方法 NMI：不可屏蔽中断申请信号，输入、上升沿有效。不可屏蔽中断申请不受中断允许标志IF的影响，一旦从NMI引脚收到一个正跳变触发信号，CPU在当前指令执行完成，便自动引起一个类型码为2的中断，并转入执行与中断类型码相对应的不可屏蔽中断服务程序。 INTR：可屏蔽中断申请信号，输入、高电平有效。受CPU内部中断允许标志位的控制。。CPU用STI指令可使中断允许标志IF置1，用CLI指令可使IF清0，从而可实现中断允许或屏蔽。 RESET：复位信号，输入、高电平有效。 5.1.3 READY：准备就绪信号，输入、高电平有效。CPU在每个总线周期的T3状态检测Ready信号线，如果Ready为低电平，表示数据末准备好，则在T3状态结束后CPU插入一个或几个TW等待状态，直到Ready信号有效后，才进入T4状态，完成数据传送过程。 TEST：测试信号，输入、低电平有效。TEST信号是和等待指令WAIT配合使用的信号。 QS1、QS0：指令队列状态信号，输出，高电平有效。这两个信号的组合用来指示CPU中指令队列的当前状态。QS1、QS0的代码组合与对应的操作定义如表5.1所示。 S2、S1、S0：总线周期状态信号，三态、输出。在最大模式系统中，总线周期状态信号S2、S1、S0用来指示当前总线周期所进行的操作类型。S2、S1、S0的编码与总线操作类型的对应关系如表5.2所