单片机原理及应用（陈燕）第2章 硬件结构.pptVIP

（2） /VPP (Enable Address/Voltage Pulse of Programing，31脚) ：引脚第一功能：外部程序存储器访问允许控制端。 =1，在PC值不超出0FFFH（即不超出片内4KB Flash存储器的地址范围）时，单片机读片内程序存储器（4KB）中的程序，但PC值超出0FFFH （即超出片内4KB Flash地址范围）时，将自动转向读取片外60KB（1000H-FFFFH）程序存储器空间中的程序。 P1口可驱动4个LS型TTL负载。 P1.5/MOSI、P1.6/MISO和P1.7/SCK 可用于对片内Flash存储器串行编程和校验，它们分别是串行数据输入、输出和移位脉冲引脚。 （3）P2口：8位，准双向I/O口，具有内部上拉电阻。 当AT89S51扩展外部存储器及I/O口时，P2口作为高8位地址总线用，输出高8位地址。 输出电路是上、下两个场效应管形成的推拉式结构，大大提高了负载能力，上方的场效应管这时起到内部上拉电阻的作用。 当P0口作为数据输入时，仅从外部存储器（或I/O）读入信息，对应的“控制”信号为0，MUX接通锁存器的 端。 由于P0口作为地址/数据复用方式访问外部存储器时，CPU自动向P0口写入FFH，使下方场效应管截止，上方场效应管由于控制信号为0也截止，从而保证数据信息的高阻抗输入，从外部存储器输入的数据信息直接由P0.x引脚通过输入缓冲器BUF2进入内部总线。 2．工作过程分析 （1）P2口用作地址总线 在控制信号作用下，MUX与“地址”接通。当“地址”为0时，场效应管导通，P2口引脚输出为0；当“地址”线为1时，场效应管截止，P2口引脚输出1。 （2）P2口用作通用I/O口 在内部控制信号作用下，MUX与锁存器的Q端接通。 CPU输出1时，Q=1，场效应管截止，P2.x引脚输出1； CPU输出0时，Q=0，场效应管导通，P2.x引脚输出0。 2.5.5 P1～P3口驱动LED发光二极管 下面讨论P1～P3口与LED发光二极管的驱动连接问题。 P0口与P1、P2、P3口相比，P0口的驱动能力较大，每位可驱动8个LSTTL输入，而P1、P2、P3口的每一位的驱动能力，只有P0口的一半。 当P0口某位为高电平时，可提供400?A的电流； 当P0口某位为低电平（0.45V）时，可提供3.2mA的灌电流。 2.7 复位操作和复位电路 单片机的初始化操作，给复位脚RST加上大于2个机器周期（即24个时钟振荡周期）的高电平就使AT89S51复位。 2.7.1 复位操作 复位时，PC初始化为0000H，程序从0000H单元开始执行。 除系统的正常初始化外，当程序出错（如程序跑飞）或操作错误使系统处于死锁状态时，需按复位键使RST脚为高电平，使AT89S51摆脱“跑飞”或“死锁”状态而重新启动程序。 复位操作还对其他一些寄存器有影响，这些寄存器复位时的状态见表2-7。 空闲模式下，若任一个允许的中断请求被响应时，IDL位被片内硬件自动清0，从而退出空闲模式。当执行完中断服务程序返回时，将从设置空闲模式指令的下一条指令（断点处）继续执行程序。 当使用硬件复位退出空闲模式时，在复位逻辑电路发挥控制作用前，有长达两个机器周期时间，单片机要从断点处（IDL位置1指令的下一条指令处）继续执行程序。在这期间，片内硬件阻止CPU对片内RAM的访问，但不阻止对外部端口（或外部RAM）的访问。 为了避免在硬件复位退出空闲模式时出现对端口（或外部RAM） 的不希望的写入，在进入空闲模式时，紧随IDL位置1指令后的不应是写端口（或外部RAM）的指令。 End Of The Chapter 2 ! * 图2-11 P3口某一位的位电路结构 1．位电路结构 P3口某一位的电路包括： （1）1个数据输出锁存器，锁存输出数据位。 （2）3个三态数据输入缓冲器BUF1、BUF2和BUF3，分别用于读锁存器、读引脚数据和第二功能数据的输入缓冲。 （3）输出驱动，由与非门、场效应管（FET）和内部上拉电阻组成。 2．工作过程分析 （1）P3口用作第二输入/输出功能 当选择第二输出功能时，该位的锁存器需要置1，使与非门为开启状态。 当第二输出为1时，场效应管截止，P3.x引脚输出为1； 当第二输出为0时，场效应管导通，P3.x引脚输出为0。 当选择第二输入功能时，该位的锁存器和第二输出功能端均应置1，保证场效应管截止，P3.x引脚的信息由输入缓冲器BUF3的输出获得。 * （2）P3口用作第一功能——通用I/O口 用作第一功能通用输出时，第二输出功能端应保持高电平，与非门开启。CPU输出1时，Q=1，场效应管截止，P3.x引脚输出为1；CPU输出0时，Q=0，场