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第四章 硬件描述语言VHDL编程基础 第一节 概述 VHDL（Very high speed intergated circuit Hardware Description Language）:非常高速集成电路的硬件描述语言。 20世纪80年代诞生于美国国防部的一项研究计划，目的是使电路的设计能够以文字的方式保存下来。 被列为IEEE1076标准，也成为工业界的标准。 2．Verilog HDL语言简介 Verilog HDL它是在C语言的基础上发展起来的，由GDA（Gateway Design Automation）公司创造的，1989年cadence公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年Cadence公司公开发表了Verilog HDL，并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。 Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，Verilog HDL语言的系统抽象能力稍逊于VHDL，而对门级开关电路的描述能力则优于VHDL。 二、VHDL的优点 1. 支持层次化设计 2. 具有多层次描述系统硬件功能的能力 3. 具有丰富的仿真语句和库函数 4. VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。 VHDL的优点 5. 对设计的描述具有相对独立性，与硬件的结构无关 6.可以利用EDA工具进行逻辑综合和优化，并自动将VHDL描述转化为门级网表。 7. 具有可移植性，可以在不同的设计环境和系统平台中使用。 8. 具有良好的可读性。 三、VHDL与高级语言的区别 1.某些并行语句可以自动的重复执行，不需要用循环指令来保证。 2.VHDL中的许多语句不是按排列顺序执行的，而是可以同时执行的（VHDL的并行性）。 第二节 VHDL程序结构 一、VHDL的基本结构 2. 实体说明 功能：描述设计模块的输入/输出信号或引脚，并给出设计模块与外界的接口。实体类似一个“黑盒”，实体描述了“黑盒”的输入输出口。 格式： ENTITY 实体名 IS [GENERIC（类属表）；] [PORT（端口表）；] END [ENTITY] [实体名] 实 体 名 实体名实际上是器件名，最好根据相应的电路功能确定。如4位2进制计数器用counter4b；8位加法器用add8b；3/8译码器用ym_38。 类 属 表 类属表：用以将信息参数传递到实体。 类属表的一般格式为： GENERIC（常数名：数据类型[：=设定值] ……） GENERIC(awidth : INTEGER:=3; timex: time ); 其中：常数名由设计者确定；数据类型通常取INTEGER或time等；在表中提供时间参数、总线宽度等信息。 端 口 表 端口表：指明实体的输入、输出信号极其模式。 端口表的一般格式为： PORT（端口名：端口模式 数据类型…… ） 端口模式：共四种： IN（输入）、 OUT（输出）、 INOUT（双向端口） 、 BUFFER（输出并向内部反馈） 实 体 举 例 ENTITY black_box IS Generic ( constant width : integer := 7；); PORT ( clk, rst: IN std_logic; d: IN std_logic_vector(width DOWNTO 0); q: OUT std_logic_vector(width DOWNTO 0); co: OUT std_logic); END black_box; 练 习 一 编写包含以下内容的实体代码 端口 D 为12位输入总线 端口 OE 和 CLK 都是1位输入 端口 AD 为 12位双向总线 端口 A为12位输出总线 端口 INT 是1位输出 端口 AS 是一位输出同时被用作内部反馈 练习一答案 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY my_design IS PORT ( d: IN std_logic_vector(11 DOWNTO 0); oe, clk: IN std_logic; ad: INOUT std_logic_vector(11 DOWNTO 0); a: OUT std_logic_vector(11 DOWNTO 0); in