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FPGA 协议实现配置 WP-01132-1.1 白皮书 Altera 新的器件配置模式——协议实现配置 (CvP)，通过结合 PCI Express ®来配置 Altera 28-nm Arria ® V、Cyclone ® V 和 Stratix ® V FPGA 的内核架构。CvP 能够降低 产品成本，减小电路板面积，同时简化了软件应用模型，具备可靠的现场系统更新功 能。此外，嵌入式自治 PCIe IP 内核有助于确保设计满足 PCIe 上电时序要求，FPGA 内 核架构配置时间对其没有影响，保证了各种基于 PCIe 计算机平台上广泛的互操作性。 引言 PCIe 技术替代了 PCI 成为处理器和被监控设备之间的标准控制平面接口。自从 2005 年 推出以来，FPGA 设计人员在 FPGA 和处理器之间已经广泛使用了 PCIe 接口。现在的 FPGA 包括嵌入式 PCIe 内核，它用作端点或者根端口。 直到最近，在对 FPGA 进行全面配置之前，嵌入式 PCIe 内核还不支持链路训练和总线 枚举功能。随着器件密度的提高，FPGA 配置时间也越来越长，很难在 PCIe 规范要求的 初始化时间之内完成 FPGA 的全面配置。 在 28-nm 系列器件推出后，Altera 支持从 FPGA 内核逻辑中单独配置 PCIe 硬核 IP，从 而解决了这一问题。该技术支持设计人员通过 PCIe 来配置 Altera Arria V、Cyclone V 和 Stratix V FPGA 内核架构。CvP 器件编程新方法能够降低产品成本，减小电路板 面积，同时简化了软件应用模型，具备可靠的现场系统更新功能，如下所述： ■ 降低系统成本——CvP 避免了采用一个或者多个并行闪存器件，甚至是外部编程控 制器件。而且，CvP 支持设计人员将 FPGA 编程文件存储在通过 PCIe 链路与 FPGA 链 接的 CPU 存储器系统中。使用这一技术，只有 FPGA I/O 编程和 PCIe 内核参数存储 在闪存器件中，只需要更小更便宜的闪存器件。 ■ 减少了对 FPGA 资源的占用——Stratix 系列器件一般需要数据通路较宽的闪存器件 来存储 FPGA 编程文件。相反，CvP 支持的 EPCS 和 EPCQ 器件需要较少的专用引脚。 ■ 节省能源——可以根据用户应用参数，通过软件控制来装入低功耗临时 FPGA 镜像。 这一特性适用于电池供电的计算机系统。 图 1 简要介绍了 PCI Express 基本规范 Gen1 1.0a 和 1.1 以及 PCI Express 基本规范 Gen2 2.0 的 PCIe 上电排序。分配给器件初始化和器件训练的最短时间是 200 ms ( 等 于图 1 中第 5 点和第 1 点之间的时间差 )。分配给器件初始化的最短时间由图 1 中第 3 点和第 2 点之间的时间差来描述，大约是 95 ms。 版权 © 2011 Altera 公司。保留所有权利。 ALTERA 、ARRIA 、 CYCLONE 、 HARDCOPY 、MAX 、 MEGACORE 、NIOS 、QUARTUS 以及STRATIX 均在美国专利和商标事务所进行了注册，是 Altera 公司在美 国和其他国家的商标。所有其他商