第五章 MOS集成电路的版图设计-3.ppt

第五章内容 MOS集成电路的寄生效应 CMOS电路中的锁定效应 MOS集成电路的工艺设计 MOS集成电路的版图设计规则 MOS集成电路的版图设计举例 补充 输入缓冲器 作为电平转换的接口电路 改善输入信号的驱动能力 输出缓冲器 驱动大电容（几十、上百pF） MOS集成电路的版图设计举例 输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧 MOS电路输入栅保护的必要性 栅氧化层厚度很薄 容易被击穿 栅氧化层的绝缘性能好 存储电荷不易漏掉 栅极板的电容量很小 公式5-6，充电过程中击穿栅氧化层 静电荷或高电压会损坏MOS电路 ESD（electrostatic Discharge）静电放电损伤 不可恢复的 输入栅保护电路 特点 在正常输入电压时，无电流通过 当电压升高但远低于栅击穿电压时就会有电流通过 对异常电压进行钳位 对浪涌电压迅速响应 提供从管子放电的路径 最常用的设计是采用电阻-二级管电路 主要目的防止ESD 原理利用二级管特性 输入ESD保护电路 CMOS电路的输入栅保护电路 电阻、二极管网络（图5-33） 采用P阱制作的扩散电阻 Dn1、Dn2二极管，击穿电压约为25伏 Dp1、Dp2寄生二极管，击穿电压约为50伏 图5-34（电路图、版图） 采用多晶硅条制作电阻，400~800Ω 正向脉冲电压、负向脉冲电压保护二极管，D1和D2的面积设计为500~800μm2 隔离环起到了抑制锁定效应的作用 高速CMOS电路的输入栅保护电路 图5-35 多晶硅电阻、磷扩散电阻 Dn1和Dn2寄生二极管 电路图 版图 剖面图 MOS集成电路的版图设计举例 输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧 倒相器图形举例 门电路图形举例 图5-38，注意版图的布局 图5-39，四个晶体管、两个二极管 图5-40，注意P+隔离环 MOS集成电路的版图设计举例 输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧 布局要合理 引出端分布是否便于使用或其他有关电路兼容，是否符合管壳引出先排列要求 特殊要求的单元是否安排合理，如P阱与P管漏源P+区离远一些，使βnpn下降，抑制Latch-up，尤其是输出级更应注意 布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形 考虑到热场对器件工作的影响，应注意电路温度分布是否合理 单元配置恰当 芯片面积降低10﹪，管芯成品率/圆片可提高15~20﹪ 多用并联形式；少用串联形式。为什么？ 大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整 单元配置恰当 芯片面积降低10﹪，管芯成品率/圆片可提高15~20﹪ 多用并联形式，如或非门；少用串联形式，如与非门。为什么？ 大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整 布线合理 布线面积往往为其它电路元器件总面积的几倍，在多层布线中尤为突出 扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其它金属线平行（图5-41） 长线连线用金属 多晶硅穿过AL线下面时，长度尽可能短，以降低寄生电容 注意VDD、VSS布线，连线要有适当的宽度（图5-42梳状网络） 容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列 CMOS电路版图设计对布线和接触孔的特殊要求 为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻Rs、Rw 采用接衬底的环形VDD布线 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路 尽量使VDD、VSS接触孔的长边相互平行 接VDD的孔尽可能离阱近一些 接VSS的孔尽可能安排在阱的所有边上 尽量不要使多晶硅位于P+区域上 金属间距应留得较大一些 双层金属布线时的优化方案 全局电源线、地线和时钟线用第二层金属线 电源支线和信号线用第一层金属线（两层金属之间用通孔（穿孔VIA）连接） 尽可能使两层金属互相垂直，减小交叠部分的面积 小结 IC设计主要流程 MOS集成电路的寄生效应 寄生电阻：可用阻容网络等效（公式5-1） 随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略 边际电容效应 寄生沟道（场区）防治措施 寄生双极型晶体管 Latch-up效应 pnpn四层结构 等效电路 触发条件和防止措施 主要工艺流程 AL栅CMOS工艺（了解） 多晶硅栅NMOS工艺 硅栅CMOS工艺 P阱CMOS工艺流程 N阱CMOS工艺流程 双阱CMOS工艺流程 硅局部氧化工艺（LOCOS） MOS集成电路版图设计规则 以为λ单位的设计规则 微米设计规则 版图举例 输入保护电路 倒相器、门电