第3章存储系统习题.pptVIP

RAM1 … A12~A0 D15~D0 WE ROM A13 RAM1 RAM1 RAM1 RAM1 CSRAM1 CSRAM2 CSRAM3 CSRAM4 CSRAM5 CSROM 【第八题】设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。 存储器周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。求：顺序存储器和交叉存储器的带宽各是多少？ t 字 T τ t 字 T 解： 带宽指单位时间内所传送的信息量（B/s或b/s） 顺序存储与交叉存储连续读m个字的信息量为： q=m × 64=8 × 64=512位 顺序存储与交叉存储连续读m个字的时间分别为： 顺序方式：t1=8 ×T=8 ×100=800ns 交叉方式：t2= T+(m-1)τ=100+(8-1) × 50=450ns 顺序存储与交叉存储的带宽分别为： 顺序存储：w1=q/t1=512/(800 × 10-9)=640Mb/s 交叉存储：w2=q/t2=512/(450 × 10-9)=1138Mb/s 【第九题】CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。 命中率： h=Nc/(Nc+Nm)=2420/(2420+80)=96.8% Cache/主存系统的效率： r=tm/tc=240/40=6 e=1/(r+(1-r) ×h)=1/(6-5*0.968)=86.2% 平均访问时间： ta=h×tc+(1-h)×tm =0.968×40+0.032 ×240=46.4ns 【第九题】CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。 【解】 【第十题】某机器采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中。假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种情况中（执行的指令数相等），程序执行的时间是否相等？ （1）循环程序由6条指令组成，重复执行80次。 （2）循环程序由8条指令组成，重复执行60次。 解： 1 5 2 6 3 T 1 2 3 4 5 6 1 2 t 字 τ 4 1 5 2 6 3 7 4 8 1 2 3 4 5 6 1 2 t 字 7 8 指令存放情况： 指令读取情况：T=4τ τ+ 2 τ （1） (T+ 5τ)+(80-1)(2τ+6τ) =T+(5+79*8)τ=T+637τ （2） T+(8*60-1)τ=T+479τ 可见，第一种情况所花时间比第二种情况长。 【第11题】主存容量为4MB，虚存容量为1GB，则虚拟地址和物理地址各位多少位？如页面大小为4KB，则页表长度是多少？ 【解】 因主存容量为4MB，则物理地址为 位， 因虚存容量为1GB，则虚拟地址为 位， 因页面大小为4KB，则虚存共可分为 个页面， 因此，页表的长度为 。 22 30 218 256K 【第12题】假设主存只有a，b，c三个页框，组成a进c出的FIFO队列，进程访问页面的序列是：0，1，2，4，2，3，0，2，1，3，2号。用列表法求采用LRU替换策略时的命中率。 访问页面 P0 P1 P2 P4 P2 P3 P0 P2 P1 P3 P2 a b c 命中？ 主存页框 命中率= % 【第13题】如图所示为存储器的地址空间分布图(a)和地址译码电路(b)，在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2:4译码器(A为高有效位），使能端G接地表示译码器处于正常译码状态。试： （1）求出ROM1、ROM2、RAM1和RAM2的容量 （2）完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。（答案应注明几号端子与几号端子相连） ROM1 ROM2 空 RAM1 RAM2 0000H 4000H 8000H C000H E000H FFFFH 地址 存储映像 (a) 地址空间 A 15 A 14 A 13 A 12 1 2 3 4 5 6 7 B A Y 0 Y 1 Y 2 Y 3 8 9 10 11 12 13 14 ROM1 ROM2 RAM1 RAM2 G A组 跨接端子 74LS139 B组 跨接端子 (b) 地址译码电路 芯片选择 【第14题】一个8K*8位