硬基第3章-CPU.ppt

*/78 系统地址段寄存器（程序不可见） GDTR—— 48位全局描述符表寄存器 指示全局描述符表的基地址(32位)和表的界限(16位) IDTR —— 48位中断描述符表寄存器 指示中断描述符表的基地址(32位)和表的界限(16位) TR —— 16位任务状态寄存器 LDTR—— 16位局部描述符表寄存器 以上这些寄存器不直接被程序访问。 */78 程序不可见的寄存器 CS DS ES SS FS GS 基地址 界限 权限 TR LDTR 基地址 界限 GDTR IDTR 基地址 界限 权限 程序不可见区域 描述符（寄存器）高速缓冲区 */78 3）、工作模式小结 实模式 只允许CPU访问第一个1MB存储器空间 实模式存储器/常规内存 每次加电/复位后默认的工作方式 存储单元的地址都由“段＋偏移”组成 保护模式 允许CPU访问所有存储器空间 段地址由描述符提供，描述符由选择子在描述符表中选择 分页机制 虚拟8086模式 在保护模式下模拟多个8086工作环境 地址转换 */78 80486基本沿用了80386的体系结构。 将80386处理器、80387浮点协处理器、8KB的高速缓存以及支持构成多微处理器的硬件集成在一块芯片上。 4）、80486与 386 的区别： 虚拟地址和物理地址的转换过程 段选择符 段内偏移量 ： 15 0 31 0 虚拟地址 分段部件 线性地址 31 0 分页部件 物理地址 31 0 分页被禁止 分页机制 分页机制将线性地址转换为物理地址 CR0中的PG=1时启动分页机制； PG=0时则禁用分页机制，的线性地址当物理地址使用。 80486一页为4K字节，并在4K字节的边界上对齐，即每页的开始地址都能被4K整除。 4G字节线性地址空间划分成220个页面 线性地址的低12位经分页机制直接处理为物理地址低12位 线性地址的高20位转换成物理地址高20位 分页机制管理的对象是固定大小的存储块（页） 分页机制把整个线性地址和物理地址空间都看成由页组成 线性地址中的任一页都可映射到物理地址空间的任一页 */78 3、Pentium CPU简介 Intel于1993年3月推出的 (1)采用超标量 (2)内置浮点运算部件，8个独立执行单元 (3)内置指令和数据2个超高速缓冲器 (4)64位外部数据总线 (5)有4种工作方式， 多一种系统管理方式SMM （区显著的应用是电源管理） 等等。 */78 Pentium Pro 于1995年11月，简称P6—高能奔腾 (1)精简指令集技术RISC (2)二级缓冲结构 (3)乱序执行和预测执行技术 (4)3路超标量和14级超流水线结构 (5)寄存器重命名技术 */78 PentiumⅡ 于1997年5月 (1)多媒体增强技术(57条MMX指令) (2)动态执行技术： 通过预测指令来调整指令的执行 (3)双重独立总线结构 */78 PentiumⅢ 于1999年2月 (1)速度加快，L2 Cache集成到芯片内 (2)增加了70条流式单指令多数据扩展SEE指令 (3)设置了处理器序列号PSN */78 PentiumⅣ 于2000年底 (1)采用了超机管道技术，20级的分支预测 (2)ALU采用2倍核心频率运行 (3)动态执行指令池能容纳126条 (4)增加了144条新指令，提供128位证书算法操作和128位双精度浮点操作 */78 Pentium 4 Netburst体系结构 2个2x ALU＋1个1x ALU，两个2x AGU(地址) 超级流水线，20级 高级动态执行 乱序执行：一条指令暂时不能执行时，后面的指令可继续执行 推测执行：为保证流水线不间断，先执行再判断，发现预测错误时再返回错误点重新开始 同时执行126条指令 同时执行48个读取操作和24个存储操作 增强的分支预测能力 分支目标缓存BTB，可追踪4096个分支目标地址 */78 新型缓存体系结构 12K微指令追踪缓存， 存放已执行过的指令，以便分支预测错误时能够立即恢复到错误的分支点 8KB L1数据缓存 256KB～512KB L2高级传输缓存 4倍速总线接口 总线频率100MHz（133MHz）*4＝400MHz（533MHz） FSB 增强的单指令多数据流指令集SSE2 144条128位多媒体指令 128位整数运算、128位双精度浮点运算 改善了视频、音频、3D图形、网络等领域的数据处理能力 Pentium