K12第3章主存与存储体系.ppt

第3章 主存储器与存储体系 3.1 存储器基本概念 3.2 半导体存储器芯片的结构及工作原理 3.3 半导体存储器的组成与控制 3.4 高速存储器 3.5 Cache存储器 3.1 存储器基本概念 3.1.1 存储器的分类 3.1.2 主存储器的主要技术指标 3.1.3 主存储器中数据的存放 3.1.4 主存储器的基本操作 3.1.5 存储系统的层次结构 3.1.1 存储器的分类 1）按在计算机系统中的作用分类 主存储器 辅助存储器 高速缓冲存储器 2） 按存储介质分类 磁存储器 光盘存储器 半导体存储器 3）按存取方式分类 随机存取存储器（RAM） 顺序存取存储器（SAM） 直接存取存储器（DAM） 4）按信息的可保存性分类 易失性存储器 非易失性存储器 3.1.2 主存储器的主要技术指标 1）存储容量 一个主存储器所能存储的全部信息量。 按字节编址：通常以字节数表示主存容量； 按字编址：通常以字数×字长表示主存容量表示主存容量。 2）存取速度 （1）存取时间（访问时间或读/写时间）从启动一次存储器操作到完成该操作所经历的时间。 （2） 存取周期（读写周期/主存周期）连续启动两次独立的存储器操作（如连续两次读操作）所需的最小时间间隔。 3.1.3 主存储器中数据的存放 若按字节编址，包含多字节的机器字在存储器中存放的问题 1）大端存放和小端存放 多字节的机器字在存储器中存放的次序有两种：大端存放和小端存放 大端存放：高字节存放在低地址中，字地址等于最高字节地址 小端存放：低字节存放在低地址中，字地址等于最低字节地址 例如：字数据78569A4DH的大端和小端存放 2）对准边界 为便于支持对字节、半字、字、双字等运算，一般要求按字节编址的计算机多字节数据存放时对准边界。 对准边界 64位双字地址的最低三位二进制位应是000 32位字地址的最低两位二进制位应是00 16位半字地址的最低一位二进制位应是0 例如：数据存放对准边界 例如：数据存放不对准边界 3.1.4 主存储器的基本操作 1）主存储器和CPU的连接 2）读信息字过程 （1）地址?AR ? AB （2）Read （3）Wait for Ready （4）(AR) ?DB?DR 3）写信息字过程 （1）地址?AR ? AB （2）数据?DR ? DB （3）Write （4） Wait for Ready 4）CPU与主存速度匹配的两种方式 同步存储器存取 CPU与主存采用统一时钟，无需Ready 。 异步存储器存取 CPU与主存间无统一时钟，存储器用Ready通知CPU是否‘准备好’。 3.1.5 存储系统的层次结构 为了解决存储容量、存取速度、价格之间的矛盾，组成多级存储体系，即由多种性能不同、价格不同、存储技术不同的存储器，按层次结构合理地、有机地组织成一个整体。使整个存储系统的性能价格比得到优化。 三级存储体系结构分为：“高速缓存—主存”、“主存—辅存”两个层次。 1）Cache--主存层次在CPU与主存之间加入一级与CPU速度处于同一数量级的Cache，以提高存储系统的整体速度。 2）主存—辅存层次编程不必考虑存储器分配工作，也无需考虑主存空间大小，即面向用户的存储器是一个虚拟存储器。 3.2 半导体存储器芯片的结构及工作原理 按读写功能可分为两类：随机存取存储器(RAM)和只读存储器(ROM) 随机存取存储器(RAM) 在程序的执行过程中能随机读出信息，又能随机写入信息 是一种易失性的存储器 只读存储器(ROM) 在程序的执行过程中只能随机读出信息，不能写入信息的存储器 是一种非易失性的存储器 3.2.1 半导体随机存取存储器RAM RAM按工作方式可分为 静态RAM(SRAM) 动态RAM(DRAM SRAM在不断电的条件下能够保持所存信息，无需刷新，且为非破坏性读出。 DRAM在不断电的条件下不能够保持所存信息，需要定时刷新，且为破坏性读出。 1）RAM的基本结构 由存储体、地址译码驱动器、双向三态缓冲器和读写控制逻辑组成。 （1）存储体 存储体是存储信息的实体。一个基本存储电路(或存储元件)只能存储1位信息0或1，把大量的基本存储电路以矩阵的形式排列组成的存储体称为存储矩阵。 （2）片内地址译码器 地址译码器是用来接受CPU送至地址总线上的地址信息，产生地址译码信号，选中存储矩阵中某一单元，以便在读/写信号的配合下实现对选中单元的读写操作。 片内地址译码方式有二种：单译码方式和双译码方式。 （3）双向三态缓冲器及读/写控制逻辑 双向三态缓冲器：用作输入/输出控制电路，以便RAM的数据输入/输出端能方便地挂接到数据总线上 读/写控制逻辑：接受来自CPU或外部电路的控制信号，经组合变换后，对存储体