第二节双稳态触发器.ppt

第四节 双稳态触发器 前面讨论的各种门电路有一个共同的特点，就是在某一时刻的输出状态只取决于当时的输入状态。在数字电路中，还有另一类逻辑电路，其输出状态不仅与当时的输入有关，而且还取决于电路原来的状态，这种逻辑电路称为时序逻辑电路(sequential logic circuit)。 由门电路构成的双稳态触发器(bistable flip-flop)是时序逻辑电路的基础。双稳态触发器具有两个稳定状态，并能根据不同的输入信号被置成规定的状态。当输入信号撤掉后，它能保持原状态不变，因此具有记忆作用。 一. RS触发器 1. 基本RS触发器 由两个与非门交叉连接就可构成最简单的RS触发器，即基本RS触发器。 可见，只有当输入端 或 为0时，才能对触发器起控制作用，为1时则不起作用。因此，人们习惯将 和 上端划上逻辑非符号“一”，表示该端靠低电平触发。当 和 端同时为0时，则两个输出端同时为1，不再互补。而当两个输入端的低电平同时消失后(不同时消失的情况除外)，触发器恢复到0状态还是1状态则完全由一些偶然因素决定，无法预测。因此，这种触发器不允许 和 端同时输入负脉冲，除非它们不同时回到1。 基本RS触发器的工作波形见左图。 和 的最后一个负脉冲同时到来，但 的负脉冲较迟结束，因此触发器后面的状态由它决定。这种基本RS触发器在医学上常常被应用到一些过程控制的电路中，如可以通过一个脉冲来控制吸氧或输液控制装置的阀门启闭并保持到下一个脉冲到来。这种电路简单可靠，完全可以取代分立元件构成的双稳态电路。 2. 时钟控制的RS触发器 在数字电路系统中，经常要求各个触发器的状态随时间按同一节奏改变，以便使整个系统能步调一致地协调工作，即实现同步操作。这就需要各触发器受同一控制信号的作用，此控制信号可由一个发出固定频率脉冲的振荡器产生，它能像时钟一样准确地控制触发器的翻转时刻，被称为时钟脉冲(clock pulse)，记作CP。 上图是能够实现这种同步操作的RS触发器及逻辑符号，它比基本RS触发器增加了两个由时钟脉冲控制的与非门，该触发器称为时钟控制的RS触发器。 当CP=0时，使基本RS触发器( )=( )=1，触发器保持原来的状态不变，与输入信号R、S无关，触发器被CP封锁；当CP=1时，输入信号R经过G3变成 ，即( )= ,输入信号S经过G4变成 ，即( )= 。与基本RS触发器同样分析，即当R=S=0时，触发器保持原来的状态；当R=0，S=1时，触发器置位(1状态)；当R=1，S=0时，触发器复位；当R=S=1时，这种状态不允许出现。 右图为时钟控制的RS触发器输入和输出端的脉冲波形图。从图中可以看出，输出脉冲的变化都是在时钟脉冲CP出现时才能发生，即CP脉冲触发。而时钟脉冲结束后，输出脉冲将保持这一状态，一直到在后面的时钟脉冲期间，由输入脉冲R、S变化使之翻转。 二. 主从式触发器 1. 触发器的空翻问题 触发器最重要的用途之一是构成计数电路。右图是一个计数型触发器，它是把时钟控制的RS触发器的Q端反馈连接到R端， 端反馈连接到S端。 它的计数原理为：如果该计数型触发器的初始状态为0状态，即R=Q=0，S=Q=1，那么只要此时CP从0变到1，触发器就要翻转为1状态；同样道理，如果当前触发器的初始状态为1状态，即R=Q=1，S=Q=0，此时如果CP从0变到1，触发器就要翻转为0状态。也就是说，无论该触发器当前处于何种状态，只要CP从0变到1，触发器就要翻转一次。因此得出结论，在正常情况下，这种触发器每输人一个时钟脉冲就翻转一次，可用来计数。 但是，这种计数型触发器在输入时钟脉冲CP宽度过大时，并不能保证在一个时钟脉冲期间只翻转一次。这是因为，时钟脉冲到来时，即CP从0变到1，触发器从0状态翻转为1状态。之后，此状态又反馈回来，使R=1，S=0，由于CP仍保持为1，则触发器又将翻转一次，回到0状态。在CP没有回到0电平之前，触发器可以反复进行这种翻转。触发器在一个时钟脉冲期间的两次或两次以上的这种翻转称为空翻，这样就不能用触发器的翻转次数来记录时钟脉冲的个数。为了克服这一现象，便出现了主从式触发器(master-slave flip- flop)。 2. 主从式触发器 上图是由两个时钟控制的RS触发器和一个非门组成的主从式RS触发器的逻辑图，其中信号由从触发器输出，由主触发器直接输入。 当CP=1时，主触发器打开，它的输出端Q’和Q’的状态由输入端R、S的状态决定