VHDL第三章3.3.ppt

1、基本门电路 2、编码器 设计一个 8 输入优先级编码器，y0 级别最低， y7 级别最高；输出为3位编码。 3-8译码器仿真结果： 加法器仿真结果： 三态门仿真结果： 比较：异步置位的锁存器（Latch） 2、寄存器 8位串行输入、串行输出移位寄存器： 移位寄存器仿真结果： 可逆计数器仿真结果： 60进制计数器仿真结果： 例：由8个触发器构成的行波计数器： 8 位行波计数器仿真结果： 4、序列信号发生器、检测器 1）序列发生器 3.9.3 存储器设计 1、 ROM 3.10 状态机的VHDL设计 状态机的分类： 摩尔型状态机（Moore） 米勒型状态机（Mealy） 3.10.1 摩尔状态机的VHDL设计 3.10.2 米勒状态机的VHDL设计 简洁的序列信号检测器： 2、SRAM 仿真结果： 2、触发器的复位信号描述 1）同步复位：在只有以时钟为敏感信号的 进程中定义。 如：process (clock_signal) begin if (clock_edge_condition) then if (reset_condition) then signal_out = reset_value ; else signal_out = signal_in ; ┇ end if ; end if ; end process ; 2）异步复位：进程的敏感信号表中除时钟信 号外，还有复位信号。 如：process (reset_signal, clock_signal) begin if (reset_condition) then signal_out = reset_value; elsif (clock_edge_condition) then signal_out = signal_in ; ┇ end if ; end process ; 二、常用时序电路设计 1、触发器（Flip_Flop） 1）D触发器 异步置位/复位D触发器 同步复位D触发器 2）T触发器 library ieee; use ieee.std_logic_1164.all; entity t_ff is port(t, clk : in std_logic; q : buffer std_logic); end t_ff; architecture rtl of t_ff is begin process(clk) begin if clk’event and clk=‘1’ then q=not q; end if; end process; end rtl; 方法一：8位移位寄存器的结构化描述 方法二：直接用信号连接描述 3、计数器 计数器分为：同步计数器 异步计数器 （1）同步计数器 同步计数器指在时钟脉冲（计数脉冲）的控 制下，构成计数器的各触发器状态同时发生变化 的计数器。 带允许端的十二进制计数器 可逆计数器（加减计数器） 例：六十进制（分、秒）计数器 （2）异步计数器 异步计数器又称为行波计数器，它的低位计 数器的输出作为高位计数器的时钟信号。 异步计数器采用行波计数，使计数延迟增加， 计数器工作频率较低。 描述异步计数器与