11 其他功能模块.ppt

14.1 CONFIG寄存器 （1）CONFIG2($001E) 14.1 CONFIG寄存器 CONFIG寄存器使用示例 14.2 CGM和PLL锁相环 14.2.1 PLL锁相环 （1）锁相与频率合成技术 ① 锁相：相位自动控制，以便得到频带范围宽、波道多、稳定度高、精度高的频率源。 ② 频率合成技术：将一个或几个高稳定度和高精度的频率源(一般由晶体振荡器产生)进行加减(混频)，乘(倍频)，除(分频)运算，产生同样稳定度和精度的大量离散频率信号的技术。 14.2.1 锁相环PLL ③ 直接频率合成：将晶体振荡器产生的频率信号通过谐波发生器产生一系列频率信号后，再进行倍频、分频和混频，最后得到大量的频率信号。 优点：稳定度高，转换时间短(可达微秒量级)、频率间隔小。 缺点：要使用大量混频器、滤波器等，导致体积大，成本高，安装调试复杂，故只用于频率精度要求很高的场合。 ④ 间接频率合成：利用锁相技术产生大量的具有高稳定度和高精度的频率源。也称为锁相环频率合成器。 优点：体积小、重量轻、成本低、安装和调试简单。在性能上逐渐接近直接频率合成器，应用广泛。 14.2.2 GP32的CGM结构及外部连接 （1）CGM内部结构框图 CGM内部结构 晶体振荡电路：通过外接石英或陶瓷振荡器产生稳定不变的时钟信号CGMXCLK直接输给系统集成模块SIM和AD转换器。同时也输出到时钟选择模块。CGMXCLK经过缓冲后输出到锁相环频率合成器，作为PLL信号源，称为CGMRCLK。 锁相环频率合成器：PLL电路通过压控振荡器（VCO）产生CGMVCLK信号，输出到时钟选择电路，频率可通过软件编程控制。图中CGMXFC为接滤波电路的引脚。 时钟选择电路：时钟发生模块的输出信号CGMOUT有两种来源： (1) 直接采用晶振电路产生的CGMXCLK信号二分频 (2) 压控振荡器(VCO)产生CGMVCLK信号二分频 （2）CGM的I/O信号 （3）CGM的外部连接 14.2.3 CGM的编程基础 （1）PLL控制寄存器PCTL($0036) （1）PLL控制寄存器PCTL （2）PLL带宽控制寄存器PBWC($0036) （3）PLL倍频选择寄存器PMSH、PMSL($0038、$0039) （4）PLL VCO范围选择寄存器PVRS($003A) （5）PLL 参考分频因子寄存器PRDS($003B) 14.2.4 PLL参数计算与编程步骤 (1) PLL参数计算 ① 选择需要的总线频率 fBUSDES ② 计算需要的压控振荡器VCO频率（是总线频率的4倍）：fVCLKDES=4×fBUSDES ③ 选择PLL参考时钟频率fRCLK及参考时钟的分频因子R，推荐的fRCLK是32.768KHz，R为1。 ④ 计算压控振荡器VCO分频因子：N=round((R× fVCLKDES)/fRCLK) 。 ⑤ 求预分频器分频因子P。 ⑥ 计算检验压控振荡器VCO的输出频率：fVCLK=(2P×N/R)*fRCLK，fBUS= fVCLK/4。 (1) PLL参数计算 ⑦ 选择压控振荡器VCO的E：若fVCLK9.8304×106，E=0。 若9.8304×106≤fVCLK19.6608×106，E=1。 若19.6608×106≤fVCLK39.3216×106，E=2。 ⑧ 选择压控振荡器VCO的L:L=fVCLK/(2E×fNOM)，四舍五入取整，其中fNOM=38400Hz ⑨ 计算检验压控振荡器VCO的中心频率fVRS。中心频率是PLL模块能够达到的最大与最小频率的中点:fVRS=（L×2E）×fNOM，|fVRS- fVCLK |≤(fNOM×2E)/2 ⑩ 通过比较fVCLK、fVRS、fVCLKDES验证P、R、N、E和L。fVCLK必须处于fVCLKDES的噪声容限内，且fVRS必须尽量接近fVCLK。超过推荐的最大总线频率或VCO频率，可能损坏MCU。 PLL参数举例 (2) 编程步骤 ① 禁止PLL：清零PLL控制寄存器PCTL ② 将P、E写入PCTL ③ 将N写入PMSH、PMSL ④ 将L写入PVRS ⑤ 将R写入PRDS ⑥ 置PCTL.PLLON=1，启动PLL电路并激活VCO时钟CGMVCLK ⑦ 置PBWC. AUTO=1 ，自动带宽控制 ⑧置PCTL.BCS=1，选择PLL为时钟源，即CGMOUT= CGMVCLK/2 14.2.5 初始化及PLL编程实例 14.3 中断 （1）GP32的中断源 GP32有25个中断源(只有18个中断向量，见vectors08.c)，按优先级从高到低的顺序分别是： 复位 复位使MCU进入到开始状