14_互连与互连优化1304.ppt

第14章 互连与互连优化Coping with Interconnection 集成电路设计系列 本章概要 概述 互连电阻 互连电容 互连电感 互连延时优化 Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 3 9。 中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第3章和第9章。 John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley Sons, Inc., 2002. Chapters 14. 中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第14章。 接触电阻 互连与硅及多晶之间的接触（有源接触孔） 不同互连层之间的接触（通孔） 降低接触电阻的途径 信号线尽量保持在同一层上 增大接触孔，但效果不明显（因电流集聚效应使电流集中在接触孔的周边） 增多接触孔 0.25μm CMOS工艺接触电阻典型值 有源接触孔5～20Ω 通孔1～5 Ω 导线对衬底的电容 底面 边缘 导线之间的电容 同层 异层 互连线的形状与尺寸 互连线与衬底的距离 互连线周围的介质 互连线与周围导线的距离 电感的估算 当周边电介质的介电常数为ε、导磁率为μ时，一条导线单位长度的电容c和电感l满足以下关系 电感对电路性能的影响 振荡与过冲效应 阻抗失配引起的信号反射 导线间的电感耦合 Ldi/dt引起的开关噪声 何时需考虑电感 很长的互连线 极高的频率：～1GHz 低电阻率的互连材料；如Cu 电感诱生引线压降可达电压摆幅的38％（0.95V/2.5V) 加去耦合电容可显著降低电感诱生电压（加200pF去耦电容后，从0.95V 降至70mV) 输入上升/下降时间越长，电感诱生压降越低（50ps为0.95V，800ps为0.1V） 门的翻转率 任一时刻电路中同时切换的门数 与电路设计类型及时钟有关 I /O压焊块（驱动电容大，切换电流大）的电源引线与芯片内核（电流变化速度快）的电源引线分开 采用多个电源线和地线。一般每条电源引线只连接5～10个驱动器，具体数目取决于驱动器内同时切换门数和门的上升/下降时间 仔细选择封装位置，使电源引线和接地引线尽量短 方案1 采用薄栅氧的漏-源短路MOS管来实现，但面积太大 栅氧化厚度为9.0nm时，320nF电容需要80mm2的芯片面积！ 方案2 焊线附接芯片电容WACC 通过压焊线将1个2μF、2cm2的电容连在芯片上，再用160对VDD/GND压焊线板电源网络连到该芯片上 RC树 只有1个输入节点s 所有节点的电容都是对地的电容 无闭合的电阻回路 导线的传播延时tpRC≥驱动门的传播延时tpgate 互连线的长度临界长度 导线输入信号的上升（下降）时间导线的上升（下降）时间RC 局部导线：长度按与其它尺寸同样的比例（S1）缩小→延时不变 长度不变：长度不缩小，其它尺寸按同样比例（S1）缩小→延时加长 全局导线：长度按比例（ Sc1）增大，其它尺寸按同样比例（S1） 缩小→延时大大加长，如时钟信号及数据与指令总线 采用Cu导体取代Al导体→电阻率下降1.6倍→降低R 局部导线 置于较低的互连层 密集，较薄 重在提高集成密度和降低电容 全局导线 置于较高的互连层 宽厚，间距较大 重在降低导线电阻 降低地址线延时的方法（续） 方案3：采用旁路金属线，每隔k个存储单元与多晶连接1次 延时∝（k/2)2，主要取决于每个单元的多晶长度 k越小，降低延时的效果越好，但集成密度越低 若在1024个单元地址线中，每隔16个单元与旁路线连接1次，可使延时减少约4000倍 多级门链：插入中间缓冲器可使总的传播延时? 长互连线：插入中间缓冲器可使总的互连延时? 阶跃输入信号沿线的传播速度 传输线单位长度的传播延时 波传播dx距离需对电容cdx充电的电流 传输线的特征阻抗 实例: 信号传播过印制板上的20cm长导线，所需时间1.5ns 信号传播过芯片上的10cm长导线，所需时间0.65ns 输入信号的上升或下降时间传输线的飞行时间： 对1cm的芯片上导线，tr150ns 对50cm的PCB导线，tr8ns 导线的总电阻传输线的特征阻抗 ： 导线长度满足条件（由上面两个限制决定）： 传输线无损条件： 利用MOSFET实现阻抗，通过调整FET尺寸实现阻抗的匹配 0.25μm CMOS工艺，W=53μm的nFET与W=135μm的pFET组合可实现50