安康学院电子与信息工程系verilog教程(3-7)(崔智军).ppt

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Verilog 数字系统设计教程 第三讲 常用Verilog 语法之一 3.1 模块的结构 Verilog的基本设计单元是“模块”(block) 。一个模块是由两部分 组成的,一部分描述接口,另一部分描述逻辑功能,即定义输入是 如何影响输出的。 module block1(a, b, c, d); input a, b; output c, d; assign c = a | b; assign d = a b; endmodule 3.1 模块的结构 Verilog 模块的结构由在module和endmodule 关 键词之间的四个主要部分组成: - 端口定义: module block1(a, b, c, d ); - I/O说明 : input a, b, c ; output d ; - 内部信号声明: wire x; - 功能定义: assign d = a | x ; assign x = ( b ~c ); endmodule 3.1 模块的结构 3.1.1 模块的端口定义 模块的端口声明了模块的输入输出口。其格式如下: module 模块名(口1,口2,口3,口4, ………); 3.1.2 模块内容 模块的内容包括I/O说明、内部信号声明、功能定义。 I/O说明的格式 输入口: input[信号位宽-1:0] 端口名1; input[信号位宽-1:0] 端口名2; … input[信号位宽-1:0] 端口名i; //(共有i个输入口) 3.1 模块的结构 输出口 output[信号位宽-1:0] 端口名1; output[信号位宽-1:0] 端口名2; … output[信号位宽-1:0] 端口名j; //(共有j个输出口) 输入/输出口: inout[信号位宽-1:0] 端口名1; inout[信号位宽-1:0] 端口名2; … inout[信号位宽-1:0] 端口名k; //(共有k个双向总线端口) I/O说明也可以写在端口声明语句里。其格式如下: module module_name(input port1,input port2,… output port1,output port2… ); 3.1 模块的结构 内部信号说明 在模块内用到的和与端口有关的wire 和 reg 变量的声明。 如: reg [width-1 : 0] R变量1,R变量2 …; wire [width-1 : 0] W变量1,W变量2 …; …… 3.1 模块的结构 功能定义 模块中最重要的部分是逻辑功能定义部分。有三种方法可在 模块中产生逻辑。 - 用 assign 语句(数据流描述): assign a = b c ; - 用实例元件(结构化描述): and2 and_inst ( q, a, b); - 用 “always” 块(行为描述): always @ (posedge clk or posedge clr) begin if (clr) q= 0; else if (en) q= d; end 3.1 模块的结构 3.1.3 理解要点 如在模

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